告别手动配置！用AD936X Evaluation Software 2.1.3为ZedBoard+AD9361生成初始化脚本（附详细参数设置避坑指南）
当你第一次拿到ZedBoard和AD9361射频前端模块时，面对密密麻麻的寄存器配置表，是不是感到无从下手？作为FPGA开发者，我们更习惯用Verilog写逻辑，而不是逐行研究数百个射频寄存器。本文将带你用官方评估软件AD936X Evaluation Software 2.1.3，通过图形化界面快速生成初始化脚本，避开那些容易踩的"坑"。
1. 环境准备与软件安装
在开始配置前，我们需要准备好开发环境。AD936X Evaluation Software是Analog Devices官方提供的配置工具，最新2.1.3版本对ZedBoard兼容性最好。安装过程非常简单：
- 从官网下载安装包（约500MB）
- 运行安装程序，保持默认选项
- 完成安装后，建议重启计算机
注意：安装路径不要包含中文或特殊字符，否则可能导致软件运行异常
安装完成后，你会在桌面看到两个快捷方式：
- ADI AD936X Evaluation Software：主程序
- ADI AD936X Register Map：寄存器参考手册
2. 项目参数基础配置
启动软件后，点击"Run Project Wizard"开始新建项目。首屏需要设置一些基础参数：
| 参数项 | 推荐设置 | 说明 |
|---|---|---|
| Device | AD9361 | 选择射频前端型号 |
| Device Rev | 保留默认 | 除非使用特殊版本 |
| Project Profile | Custom | 自定义配置 |
| Rx Channel | RX1 | 单接收通道 |
| Tx Channel | TX1 | 单发射通道 |
| Rx Input Structure | Differential | 差分信号更稳定 |
时钟配置是第一个容易出错的地方。对于ZedBoard平台：
- REF_CLK_IN：40MHz（必须准确）
- CLK_OUT：根据需求设置（建议先保持默认）
- REFCLK Path：选择"XO into XTAL_N"
提示：如果后续发现时钟不稳定，可以返回检查这里的设置
3. 射频参数关键设置
进入射频参数配置页，这里决定了系统的核心性能：
采样率设置： - Rx Sample Rate: 30.72MHz - Tx Sample Rate: 30.72MHz - BB Bandwidth: 20MHzFIR滤波器配置建议初学者保持默认，等系统跑通后再优化。需要特别注意：
- Bypass RFIR/TFIR：通常不勾选
- FIR插值/抽取：默认值即可
- 数据接口：选择LVDS
LVDS接口设置是第二个容易出错的地方：
- Always use 2T2R Timing：单通道时不勾选
- Rx LVDS Amplitude：设为150mV
- Delay Cell Control：默认值开始，后续可能需要微调
4. 工作模式与增益控制
ENSM（Enhanced Noise Source Mode）设置建议：
// 推荐设置 ENSM Mode: FDD Independent ENABLE: 外部控制 TXNRX: 外部控制即使你的项目最终要使用TDD模式，也建议先在FDD模式下测试，因为：
- FDD模式更稳定
- 通过控制ENABLE和TXNRX引脚，同样可以实现TDD功能
- 减少了模式切换带来的时序问题
增益控制有三种选择：
- 自动增益：最简单，适合初期测试
- 手动增益：性能最优，但需要精细调整
- 混合模式：自动+手动组合
重要：首次配置建议选择自动增益，等系统正常工作后再考虑优化
5. 生成初始化脚本
完成所有参数设置后：
- 点击"Receive"设置接收频率（如2400MHz）
- 点击"Transmit"设置发射频率（如1200MHz）
- 返回主界面点击"Create init Script"
- 选择"Low Level"输出格式
生成的脚本文件包含所有寄存器配置，但还不能直接在Verilog中使用。你需要：
- 将脚本转换为Verilog可用的格式
- 封装成可调用的function
- 集成到你的FPGA工程中
// 示例：初始化函数框架 module ad9361_init ( input wire clk, input wire reset_n, output reg spi_cs, output reg spi_sclk, output reg spi_mosi ); // 这里插入生成的初始化序列 endmodule6. 常见问题排查
在实际使用中，可能会遇到以下问题：
问题1：时钟不稳定
- 检查REF_CLK_IN设置是否正确
- 确认REFCLK Path选择匹配硬件设计
- 测量CLK_OUT信号质量
问题2：数据采样错误
- 调整Delay Cell Control参数
- 检查LVDS Amplitude设置
- 确认数据接口模式（LVDS/CMOS）
问题3：收发切换异常
- 确认ENSM模式选择
- 检查ENABLE和TXNRX信号时序
- 考虑增加状态切换延时
7. 进阶优化建议
当基本功能验证通过后，可以考虑以下优化：
滤波器优化：
- 使用MATLAB设计定制滤波器系数
- 导入到评估软件中
- 比较不同滤波器对系统性能的影响
增益控制策略：
- 根据信号强度动态调整
- 实现自动增益控制(AGC)算法
- 优化接收灵敏度
功耗优化：
- 关闭不使用的通道
- 调整偏置电流
- 优化时钟分配
在实际项目中，我通常会先使用评估软件生成一个基础配置，然后在实际测试中逐步调整关键参数。记住保存每个版本的配置文件，这样当修改引入问题时可以快速回退。
