在芯片的生产过程中我们经常会遇到某片wafer由于“跑的偏快了”，导致整体IDD偏大，从而引起low yield。那么为什么“跑快了”会导致IDD变大呢？
首先我们来看一下corner概念：
芯片制造是一个物理过程，存在着工艺偏差（包括掺杂浓度、扩散深度、刻蚀程度等），导致不同批次(lot)之间，同一批次不同晶圆（wafer）之间，同一晶圆不同晶片(die)之间情况都是不相同的。从专业的角度怎么定量描述这些制造工艺带来的个体差异，于是corner的概念产生了。也就是工艺角，典型的工艺角有TT, SS, FF, SF, FS.
这里 S 代表 Slow，T 代表 Typical，F 代表 Fast。对我们CMOS 集成电路而言，里面包含 NMOS 和 PMOS 两种，那么两个字母分别对应其中一种 MOS 管，如第一个 T 代表 NMOS，那么另一个 T 就代表 PMOS，这里 TT 就代表 NMOS 和 PMOS 都是 typical。通常我们用的 corner 都是指两个 MOS 管在相同的速度下，对于一些敏感的模拟电路，还需要 SF 或者 FS 这种 corner。典型是这五种 corner 测试，当然，也有更为严苛的将所有九个工艺角都测的。
SS（Slow - Slow）：指 NMOS 和 PMOS 速度均偏慢。芯片工作速度最慢，电路延迟增加，如微处理器指令执行时间变长，但因晶体管性能弱、开关动作慢，功耗相对较低。
TT（Typical - Typical）：芯片性能处于典型状态，NMOS 和 PMOS 性能在正常模拟范围内。工作速度与功耗在设计预期区间，数字电路各性能指标符合规格，能稳定工作。
FF（Fast - Fast）：NMOS 和 PMOS 速度较快，因制造工艺使晶体管性能好。芯片工作速度最快、电路延迟最小，利于高频电路，但开关速度快致瞬态电流大，功耗较高。
那么为什么FF corner的芯片电流会更大呢？FF Corner电流偏大，本质上是因为这个工艺角下的晶体管被“优化”得速度更快，而这在物理上往往需要通过降低晶体管的“开关门槛”（阈值电压）和提升其“敏捷度”（载流子迁移率）来实现，这些变化会直接导致电流增大。
理解FF Corner的电流构成
FF Corner下的总电流偏大，是动态电流和静态漏电流共同增加的结果：
动态电流（Ids）增大：为了获得更快的开关速度，FF Corner的晶体管被调整得具有更高的载流子迁移率和更低的导通电阻。当晶体管导通时，其驱动电流（Ids）会处于最大值。这意味着在电路翻转、执行逻辑功能时，充电和放电的能力更强，单位时间内流过的电流更大。
静态漏电流激增：这是FF Corner电流偏大的一个非常关键的原因。更低的阈值电压使得晶体管在本该关闭的状态下（即静态时）变得“不那么容易关断”，导致亚阈值漏电流（Subthreshold Leakage）会显著增加。此外，在先进工艺中，为实现高性能可能采用更薄的栅氧层，这会加剧栅极漏电流。
什么是亚阈值漏电流？
亚阈值漏电流是MOSFET（金属-氧化物半导体场效应晶体管）特有的一种现象，简单来说，就是当MOS管的栅极电压低于其阈值电压，理论上应该完全关闭时，实际上仍然存在的微小电流。
亚阈值漏电流的产生，根源在于半导体器件的物理特性：当栅极电压低于但接近阈值电压时，硅表面不会形成强大的导电沟道（强反型），但会进入“弱反型”状态。此时，源极和衬底之间会形成一个由n+-p-n+结构成的寄生双极晶体管。在漏源电压的作用下，源区的少数载流子（对于NMOS是电子）会注入到衬底表面，并依靠扩散运动（而非电场驱动的漂移）到达漏区，从而形成电流。
