用FPGA玩转FM广播：手把手教你用DDS和Quartus 17.1实现5MHz载波调制-深圳市維司達科技有限公司

用FPGA打造微型FM电台：从DDS原理到Quartus工程实战

记得大学时第一次拆解老式收音机，看到密密麻麻的电路板却找不到"声音"藏在哪里。如今用FPGA+Verilog，我们可以在数字世界里重建整个FM广播系统——本文将带你用Altera Quartus 17.1和DDS技术，实现可调频的5MHz微型发射器。这不是枯燥的理论推导，而是一次充满电子工程美学的动手实践。

1. FM调制背后的工程艺术

FM广播之所以能带来高保真音乐体验，核心在于其频率随音频变化的特性。想象歌手唱到高音时，载波频率会像声带振动般加快；低音时则像大提琴弦缓慢振荡。这种类比虽不严谨，却揭示了FM的本质：用数据改变节奏。

传统教材常陷入数学公式的泥潭，而现代FPGA开发提供了更直观的实现路径。我们的设计目标很明确：

中心频率5MHz（误差≤1%）
500kHz单频调制信号
±2MHz频偏范围
全程可仿真验证

关键突破点在于理解DDS（直接数字频率合成）技术如何替代传统模拟电路。就像用数字钢琴模拟三角钢琴，DDS通过相位累加器和波形表，用纯数字方式生成完美正弦波。

2. 搭建DDS信号发生器

2.1 波形数据预处理

任何DDS系统的起点都是波形表。使用Mif_Maker2010生成正弦波.mif文件时，有几个魔鬼细节：

# 典型正弦波数据特征 振幅范围：-2048 ~ +2047（12位有符号） 采样点：1024（10位地址线） 相位精度：360°/1024 ≈ 0.35°/step

保存时务必选择有符号十进制格式，否则后续乘法运算会出错。我曾因格式错误导致整个周末的调试失败——输出的"正弦波"竟成了锯齿状怪物。

2.2 ROM核的精确配置

在Quartus中调用ROM IP核时，参数设置如同给乐器调音：

ROM配置清单： - 数据宽度：12bit（匹配.mif文件） - 地址宽度：10bit（1024深度） - 时钟：单时钟同步读取 - 初始化文件：选择生成的.mif

特别注意：FPGA片内ROM是稀缺资源，1024x12的配置已能兼顾精度和资源占用。若需更高频率分辨率，可增加地址位数，但会以消耗更多逻辑单元为代价。

2.3 相位累加器的数学魔术

DDS核心是一个不断循环的相位累加器，其Verilog实现堪称数字信号处理的诗篇：

module DDS_Mod( input clk, input rst_n, output signed [11:0] sin ); parameter Freq = 41943; // 频率控制字 reg [21:0] cnt_I = 0; // 22位累加器 always @(posedge clk or negedge rst_n) begin if(!rst_n) cnt_I <= 0; else cnt_I <= cnt_I + Freq; end assign addr_I = cnt_I[21:12]; // 取高10位作为ROM地址 rom1 rom_inst(.clock(clk), .address(addr_I), .q(sin)); endmodule

频率控制字Freq的计算是精髓所在：
Freq = (期望频率 × 2^N) / 系统时钟频率
其中N为累加器位数。本例中：
500kHz = (41943 × 50MHz) / 2^22

3. FM调制器的数字舞蹈

3.1 频偏控制的实现技巧

FM调制本质是让载波频率随输入信号幅度起舞。在数字域，这转化为对DDS频率控制字的动态调整：

parameter signed Freq_I = 31'd6710886; // 载波基值 parameter signed Freq_Word = 23'd2684356; // 频偏系数 wire signed [34:0] mult_data; mult1 mult_inst( .clock(clk), .dataa(adc_data), // 来自DDS的调制信号 .datab(Freq_Word), .result(mult_data) ); assign Freq_Offset = mult_data[34:11]; // 量化处理

这个设计巧妙之处在于：

Freq_I对应中心频率5MHz
Freq_Word控制最大±2MHz频偏
34位乘法器保留足够运算精度

3.2 动态累加的艺术

FM模块的相位累加器需要实时响应输入变化：

always @(posedge clk or negedge rst_n) begin if(!rst_n) cnt_I <= 0; else cnt_I <= cnt_I + Freq_I + Freq_Offset; end

这里存在一个关键时序问题：Freq_Offset变化速度不能超过系统时钟的稳定区间。实测表明，当调制信号频率超过时钟频率1/10时，输出波形会出现明显失真。

4. Modelsim仿真与调试实战

4.1 测试平台搭建

完整的TestBench需要模拟真实工作环境：

`timescale 1ns/1ps module TOP_vlg_tst(); reg clk; reg rst_n; wire [11:0] FM_Mod_data; wire [11:0] adc_data; TOP dut(.FM_Mod_data(FM_Mod_data), .adc_data(adc_data), .clk(clk), .rst_n(rst_n)); initial begin clk = 1; forever #10 clk = ~clk; // 50MHz时钟 end initial begin rst_n = 0; #100 rst_n = 1; // 100ns后释放复位 #5000 $stop; // 仿真5us end endmodule

4.2 典型仿真波形解析

成功运行时将看到三组关键信号：

调制信号：500kHz纯净正弦波
最小频偏输出：3MHz载波（对应输入幅度最小）
最大频偏输出：7MHz载波（对应输入幅度最大）

调试技巧：在Modelsim中右键信号→Radix→Signed Decimal，可直观查看波形数值变化

常见问题排查表：

现象	可能原因	解决方案
输出频率偏差大	频率控制字计算错误	重新核对公式中的位宽
波形畸变	ROM数据格式不匹配	检查.mif文件符号位设置
无输出	复位信号未释放	延长TestBench中的复位时间