从零到一：用Verilog在FPGA上实现MIPS处理器的乘除法单元（含完整测试激励）

从零到一：用Verilog在FPGA上实现MIPS处理器的乘除法单元（含完整测试激励）

当你在单周期MIPS模型机上成功运行了基本的算术逻辑指令后，下一步自然要挑战更复杂的乘除法运算。这不仅是CPU设计的核心功能，更是理解计算机体系结构的关键一步。本文将带你从理论到实践，完整实现一个可验证的乘除法单元。

1. MIPS乘除法指令的精髓

MIPS架构中，乘除法指令采用特殊的Hi/Lo寄存器设计。与常规算术指令不同，乘法运算会产生64位结果（存储在Hi和Lo两个32位寄存器中），而除法运算则同时产生商和余数。这种设计在硬件实现上既高效又优雅。

典型的MIPS乘除法指令包括：

• mult rs, rt：带符号乘法
• multu rs, rt：无符号乘法
• div rs, rt：带符号除法
• divu rs, rt：无符号除法

关键细节：乘法的64位结果中，Hi存高32位，Lo存低32位；除法的结果中，Lo存商，Hi存余数。

2. 硬件架构改造方案

要在现有单周期MIPS数据通路上添加乘除法功能，需要三个关键改造：

2.1 Hi/Lo寄存器模块

`include "define.v" module HiLo ( input wire rst, input wire clk, input wire [31:0] wHiData, input wire [31:0] wLoData, input wire whi, // Hi写使能 input wire wlo, // Lo写使能 output reg [31:0] rHiData, output reg [31:0] rLoData ); reg [31:0] hi, lo; // 内部存储 always@(*) begin if(rst) begin rHiData <= 0; rLoData <= 0; end else begin rHiData <= hi; rLoData <= lo; end end always@(posedge clk) begin if(!rst && whi) hi <= wHiData; if(!rst && wlo) lo <= wLoData; end endmodule

2.2 执行单元(EX)扩展

EX模块需要新增乘除法运算逻辑：

always@(*) begin // 默认值 whi = 0; wlo = 0; wHiData = 0; wLoData = 0; case(op_i) `Mult: begin // 带符号乘法 whi = 1; wlo = 1; {wHiData, wLoData} = $signed(regaData) * $signed(regbData); end `Multu: begin // 无符号乘法 whi = 1; wlo = 1; {wHiData, wLoData} = regaData * regbData; end `Div: begin // 带符号除法 whi = 1; wlo = 1; wHiData = $signed(regaData) % $signed(regbData); wLoData = $signed(regaData) / $signed(regbData); end `Divu: begin // 无符号除法 whi = 1; wlo = 1; wHiData = regaData % regbData; wLoData = regaData / regbData; end endcase end

2.3 指令译码(ID)适配

ID模块需要识别新增的乘除法指令：

`Inst_mult: begin op = `Mult; regaRead = 1; // 读取rs regbRead = 1; // 读取rt regcWrite = 0; // 结果不写回通用寄存器 end `Inst_divu: begin op = `Divu; regaRead = 1; regbRead = 1; regcWrite = 0; end // 其他乘除法指令类似...

3. 关键实现技巧与陷阱规避

3.1 符号处理的玄机

• 带符号运算必须使用$signed()转换
• 特别注意负数除法的舍入方向
• 乘法结果扩展时要注意符号位

3.2 常见实现陷阱

1. 复位信号处理：必须正确初始化所有中间寄存器
2. 使能信号控制：乘除法指令执行期间要确保Hi/Lo写使能准确
3. 数据通路冲突：当连续执行乘除法指令时，要处理好数据依赖

经验之谈：在EX模块中，所有控制信号都应该有明确的默认值，避免生成锁存器。

3.3 性能优化思路

虽然本文实现的是单周期设计，但实际项目中可以考虑：

• 多周期乘除法器（节省面积）
• Booth算法优化（提高速度）
• 流水线化设计（提高吞吐量）

4. 完整测试方案设计

一套好的测试激励应该覆盖以下场景：

测试指令序列示例：

initial begin // 初始化操作数 instmem[0] = 32'h34011100; // ori $1, $0, 0x1100 instmem[1] = 32'h34020020; // ori $2, $0, 0x0020 // 无符号乘法测试 instmem[2] = 32'b000000_00001_00010_00000_00000_011001; // multu $1, $2 // 带符号乘法测试 instmem[3] = 32'h3407FFFF; // ori $7, $0, 0xFFFF instmem[4] = 32'b000000_00000_00111_00111_10000_000000; // sll $7, $7, 16 instmem[5] = 32'b000000_00111_00010_00000_00000_011000; // mult $7, $2 // 除法测试... end

仿真波形检查要点：

1. 确认Hi/Lo寄存器的写入时机
2. 验证运算结果的正确性
3. 检查控制信号的同步性

5. 进阶扩展方向

完成基础实现后，可以考虑以下增强功能：

1. 移动指令支持：

   • mfhi rd：将Hi寄存器值移动到通用寄存器
   • mflo rd：将Lo寄存器值移动到通用寄存器

2. 异常检测：

   • 除零异常处理
   • 溢出检测

3. 性能计数器：

   • 统计乘除法指令执行周期数
   • 资源占用监控

// mfhi指令实现示例 `Inst_mfhi: begin op = `Mfhi; regcData = rHiData; // 从Hi寄存器读取 regcWrite = 1; end

实现一个完整的乘除法单元不仅是FPGA设计的绝佳练习，更是理解CPU内部工作机制的窗口。当你在仿真中看到第一个正确的乘法结果波形时，那种成就感绝对值得这番努力。