告别笨重MCU：用纯Verilog在FPGA里实现I2C Slave与EEPROM通信-深圳市維司達科技有限公司

纯Verilog实现FPGA内I2C从机与EEPROM仿真实战指南

当树莓派需要通过I2C读取传感器数据时，传统方案需要外挂一颗AT24C02之类的EEPROM芯片。但如果你手头正好有闲置的FPGA，完全可以用硬件描述语言在可编程逻辑内部虚拟出一个I2C从设备，既能节省电路板空间，又能灵活定制存储行为。本文将手把手带你用Verilog构建一个支持随机读写的虚拟EEPROM，重点解决三大核心问题：

如何用状态机精准模拟I2C协议中的起止条件、应答机制
怎样在FPGA内部构建可寻址的存储阵列
与真实微控制器联调时的时序对齐技巧

1. I2C协议精要与FPGA实现难点

I2C总线虽然只有SCL和SDA两根线，但协议层隐藏着诸多细节要求。在开始编写Verilog代码前，需要明确几个关键约束条件：

电气特性：标准模式100kHz时钟下，建立时间(t_SU;DAT)要求数据在SCL上升沿前至少100ns稳定
状态转换：起始条件(S)定义为SCL高电平时SDA下降沿，停止条件(P)则是SCL高电平时SDA上升沿
字节格式：每个字节传输后必须跟随一个应答位(ACK)，由接收方将SDA拉低

// 起始/停止条件检测电路示例 reg sda_prev, scl_prev; wire start_cond = scl_prev & scl_prev & ~sda & sda_prev; wire stop_cond = scl_prev & scl_prev & sda & ~sda_prev; always @(posedge clk) begin sda_prev <= SDA; scl_prev <= SCL; end

FPGA实现时的特殊考量：

避免直接使用SCL作为时钟（易受毛刺影响）
输入信号需要同步化处理防止亚稳态
存储单元建议采用寄存器而非Block RAM以获得确定性时序

2. 虚拟EEPROM架构设计

我们以常见的AT24C02为蓝本，设计一个256字节的存储体。与物理芯片不同，FPGA内部的存储阵列可以定制特殊功能：

特性	物理EEPROM	FPGA虚拟实现
写周期时间	5ms典型值	立即完成
寿命	100万次擦写	无限次
页写入	8字节限制	可配置页大小
地址范围	固定	运行时可动态调整

核心模块划分如下：

module i2c_slave_eeprom ( input wire scl, // I2C时钟线 inout wire sda, // I2C数据线 input wire clk, // FPGA系统时钟(至少10倍于I2C频率) input wire rst_n // 异步复位 ); // 状态机控制核心 i2c_protocol_engine u_engine(.*); // 存储阵列 reg [7:0] memory [0:255]; // 地址指针寄存器 reg [7:0] address_ptr; endmodule

3. 状态机实现细节

I2C从设备需要处理11种可能的状态转换：

IDLE：等待起始条件
ADDR：接收设备地址+读写位
ACK_ADDR：发送地址应答
MEM_ADDR：接收内存地址
ACK_MEM：发送内存地址应答
WRITE_DATA：接收写入数据
ACK_WRITE：发送写入应答
READ_DATA：发送读取数据
WAIT_ACK：等待主机应答
STOP：检测停止条件
ERROR：协议异常处理

// 状态机片段示例 always @(posedge clk or negedge rst_n) begin if(!rst_n) begin state <= IDLE; end else begin case(state) IDLE: if(start_cond) state <= ADDR; ADDR: if(bit_cnt == 8) state <= ACK_ADDR; ACK_ADDR: if(rd_wr_n) state <= READ_DATA; else state <= MEM_ADDR; // ...其他状态转换逻辑 endcase end end

关键时序参数配置：

// 时序参数（单位：时钟周期） parameter T_HD_STA = 10; // 起始条件保持时间 parameter T_SU_STO = 8; // 停止条件建立时间 parameter T_BUF = 12; // 停止到起始间隔

4. 与微控制器实战联调

当FPGA作为从设备与树莓派等主控连接时，常遇到三类问题：

电平匹配：

3.3V MCU连接5V FPGA时需要电平转换器
开漏输出必须外接上拉电阻（典型值4.7kΩ）

时序调试技巧：

先降低I2C时钟频率到10kHz进行基础通信测试
使用FPGA内部的ILA（集成逻辑分析仪）捕获信号
检查SCL/SDA的上升时间是否符合规范

典型故障排查表：

现象	可能原因	解决方案
收不到ACK	地址不匹配	检查从机地址配置
数据位错乱	时序约束未满足	增加时钟同步寄存器
随机停止条件	SDA毛刺	添加施密特触发器输入
写操作无效果	存储阵列未正确更新	检查写使能信号时序

联调时可借助以下调试命令验证基本功能：

# 在树莓派上安装i2c-tools sudo apt install i2c-tools # 扫描I2C总线设备 sudo i2cdetect -y 1 # 读取前16字节数据 sudo i2cdump -y 1 0x50

5. 性能优化进阶技巧

基础功能实现后，可通过以下手段提升可靠性：

时钟抖动过滤：

// 数字滤波器消除SCL毛刺 reg [2:0] scl_sync; always @(posedge clk) begin scl_sync <= {scl_sync[1:0], SCL}; end wire scl_clean = (scl_sync[2:1] == 2'b11) ? 1'b1 : (scl_sync[2:1] == 2'b00) ? 1'b0 : scl_sync[2];

存储保护机制：

添加写保护寄存器位
实现密码保护区域
设计循环冗余校验(CRC)功能

多从设备模拟：通过动态重配置技术，单个FPGA可以时分复用模拟多个I2C设备：

// 多从机地址支持 parameter [6:0] ADDR_BASE = 7'h50; parameter NUM_SLAVES = 4; reg [7:0] mem_array [0:NUM_SLAVES-1][0:255]; wire [1:0] slave_sel = (i2c_addr - ADDR_BASE) % NUM_SLAVES;

在Xilinx Artix-7上的实测数据显示，优化后的设计仅占用如下资源：