news 2026/6/22 12:23:03

别再死记硬背了！用Verilog手搓一个同步FIFO，彻底搞懂读写指针与空满判断

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张小明

前端开发工程师

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别再死记硬背了！用Verilog手搓一个同步FIFO，彻底搞懂读写指针与空满判断

别再死记硬背了！用Verilog手搓一个同步FIFO，彻底搞懂读写指针与空满判断

在数字电路设计中，FIFO（First In First Out）队列是最基础也最重要的组件之一。很多工程师能够熟练调用现成的FIFO IP核，但当被问到"如何判断FIFO为空或满"时，却只能含糊其辞。本文将带你从零开始实现一个同步FIFO，通过一行行代码剖析，让你真正理解读写指针的运作机制和空满判断的精妙设计。

1. 同步FIFO的核心设计思想

同步FIFO是指读写操作使用同一时钟的先进先出队列。与异步FIFO不同，它不需要处理跨时钟域问题，因此设计相对简单，但其中的指针管理和状态判断依然值得深入探讨。

FIFO的三大核心要素：

  • 存储阵列：通常用寄存器或RAM实现
  • 写指针：指向下一个要写入的位置
  • 读指针：指向下一个要读取的位置

当读写指针相等时，FIFO要么为空要么为满，这就是设计中最关键的问题所在。许多初学者会在这里陷入困惑，为什么相同的指针状态可以表示两种完全不同的情况？

2. 读写指针的进阶实现方案

2.1 传统方案：高位扩展比较法

最常见的解决方案是给指针增加一个额外位（高位）。当读写指针的低位相同但高位不同时，表示FIFO为满状态。这种方法虽然直观，但在实际应用中存在一些问题：

// 传统高位扩展法示例 reg [ADDR_WIDTH:0] wr_ptr; // 比地址多1位 reg [ADDR_WIDTH:0] rd_ptr; // 比地址多1位 assign full = (wr_ptr == {~rd_ptr[ADDR_WIDTH], rd_ptr[ADDR_WIDTH-1:0]}); assign empty = (wr_ptr == rd_ptr);

这种方法的缺点：

  • 比较逻辑复杂，特别是满状态的判断
  • 在深度不是2的幂次方时不适用
  • 时序可能不够理想

2.2 计数器方案：更直观的实现

我们采用一种更直观的方法：维护一个元素计数器（elem_cnt）。这种方法的核心思想是：

// 计数器法示例 reg [ADDR_WIDTH-1:0] elem_cnt; // 记录FIFO中元素数量 always @(posedge clk) begin if (wr_en && !full) elem_cnt <= elem_cnt + 1; else if (rd_en && !empty) elem_cnt <= elem_cnt - 1; end assign full = (elem_cnt == DEPTH); assign empty = (elem_cnt == 0);

计数器法的优势：

  • 空满判断逻辑极其简单
  • 适用于任意深度的FIFO
  • 时序表现通常更好
  • 更符合直觉，易于理解和调试

3. 完整RTL实现与关键代码解析

下面是一个完整的同步FIFO实现，我们将逐段分析其中的关键设计：

module sync_fifo #( parameter DATA_WIDTH = 8, parameter ADDR_WIDTH = 4, parameter DEPTH = 2**ADDR_WIDTH )( input wire clk, input wire rst_n, input wire wr_en, input wire rd_en, input wire [DATA_WIDTH-1:0] din, output wire [DATA_WIDTH-1:0] dout, output wire full, output wire empty ); // 存储阵列 reg [DATA_WIDTH-1:0] mem [0:DEPTH-1]; // 读写指针 reg [ADDR_WIDTH-1:0] wr_ptr; reg [ADDR_WIDTH-1:0] rd_ptr; // 元素计数器 reg [ADDR_WIDTH:0] elem_cnt; // 比地址多1位，防止溢出 // 组合逻辑输出 assign full = (elem_cnt == DEPTH); assign empty = (elem_cnt == 0); assign dout = mem[rd_ptr]; // 写操作 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin wr_ptr <= 0; end else if (wr_en && !full) begin mem[wr_ptr] <= din; wr_ptr <= wr_ptr + 1; end end // 读操作 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin rd_ptr <= 0; end else if (rd_en && !empty) begin rd_ptr <= rd_ptr + 1; end end // 元素计数器更新 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin elem_cnt <= 0; end else begin case ({wr_en, rd_en}) 2'b10: if (!full) elem_cnt <= elem_cnt + 1; 2'b01: if (!empty) elem_cnt <= elem_cnt - 1; default: elem_cnt <= elem_cnt; endcase end end endmodule

关键设计点解析：

  1. 存储阵列：

    • 使用简单的寄存器数组实现
    • 深度为2^ADDR_WIDTH，确保指针可以自动回绕

  2. 指针管理：

    • 读写指针都是简单的二进制计数器
    • 到达最大值后自动回绕到0
    • 不需要特别的满状态判断逻辑

  3. 元素计数器：

    • 宽度比地址多1位，防止溢出
    • 同时考虑读写使能的各种组合情况
    • 空满判断极其简单直接

4. 测试平台设计与验证要点

一个完善的测试平台应该覆盖以下场景：

initial begin // 复位测试 rst_n = 0; #100 rst_n = 1; // 基本写入读取测试 for (int i=0; i<DEPTH; i=i+1) begin wr_en = 1; din = i; #10; end wr_en = 0; // 读取所有数据 for (int i=0; i<DEPTH; i=i+1) begin rd_en = 1; #10; end rd_en = 0; // 边界条件测试：同时读写 fork begin // 写入线程 for (int i=0; i<DEPTH*2; i=i+1) begin wr_en = 1; din = i; #10; end wr_en = 0; end begin // 读取线程 #50; // 延迟启动 for (int i=0; i<DEPTH*2; i=i+1) begin rd_en = 1; #10; end rd_en = 0; end join // 满状态测试 repeat(DEPTH) begin wr_en = 1; din = $random; #10; end // 尝试在满状态下写入 wr_en = 1; din = $random; #10; wr_en = 0; // 空状态测试 repeat(DEPTH) begin rd_en = 1; #10; end // 尝试在空状态下读取 rd_en = 1; #10; rd_en = 0; end

测试要点：

  1. 基本功能验证：

    • 顺序写入然后顺序读取
    • 检查数据是否正确保持

  2. 边界条件测试：

    • FIFO满时继续写入
    • FIFO空时继续读取
    • 检查标志位是否正确

  3. 压力测试：

    • 同时读写操作
    • 长时间随机操作
    • 检查数据完整性和指针管理

5. 性能优化与实际问题解决

在实际工程中，同步FIFO可能会遇到各种问题。以下是几个常见问题及其解决方案：

问题1：计数器位宽不足

现象：当FIFO深度接近最大值时，计数器可能溢出。

解决方案：

// 确保计数器比地址多1位 reg [ADDR_WIDTH:0] elem_cnt; // 不是 [ADDR_WIDTH-1:0]

问题2：时序不满足

现象：在高频时钟下，组合逻辑路径太长。

解决方案：

  • 将空满标志寄存器化
  • 增加流水线阶段
// 寄存器化空满标志 reg full_reg, empty_reg; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin full_reg <= 0; empty_reg <= 1; end else begin full_reg <= (elem_cnt == DEPTH); empty_reg <= (elem_cnt == 0); end end assign full = full_reg; assign empty = empty_reg;

问题3：读写冲突

现象：同时读写时数据不一致。

解决方案：

  • 确保读写指针更新和计数器更新的顺序一致
  • 在RTL仿真中严格验证同时读写场景

6. 不同方案的对比与选型建议

在实际项目中，选择哪种FIFO实现方案需要考虑多个因素：

方案特性高位扩展法计数器法双端口RAM法
实现复杂度中等简单复杂
时序性能一般优秀优秀
面积开销小中等大
适用深度2^n任意大容量
空满判断延迟组合逻辑组合逻辑寄存器输出

选型建议：

  • 小容量、高性能：计数器法
  • 大容量、面积敏感：高位扩展法
  • 超大容量：使用厂商提供的双端口RAM方案

在实际项目中，我通常会先采用计数器法进行原型设计，因为它最直观且易于调试。只有在面积或性能成为瓶颈时，才会考虑更复杂的实现方案。

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