FPGA数字信号发生器实战：从MATLAB生成波形到AD9708输出模拟信号全流程

FPGA数字信号发生器实战：从MATLAB生成波形到AD9708输出模拟信号全流程

在嵌入式系统开发中，FPGA因其并行处理能力和高度可定制性，成为数字信号处理的理想选择。本文将带您完成一个完整的数字信号发生器项目，从MATLAB生成波形数据开始，到通过AD9708 DAC模块输出模拟信号，构建一个可自定义波形的信号源系统。这个项目特别适合需要精确控制波形输出的场景，如音频合成、通信系统测试或工业控制信号生成。

1. 波形数据生成与COE文件准备

波形数据是数字信号发生器的核心。我们首先需要在MATLAB或Python中生成所需的波形数据点，并将其转换为FPGA可读取的格式。

1.1 MATLAB波形生成

MATLAB提供了强大的信号处理工具箱，可以方便地生成各种标准波形。以下是一个生成正弦波并导出为COE文件的完整示例：

% 参数设置 fs = 1000; % 采样频率(Hz) f = 10; % 信号频率(Hz) N = 256; % 采样点数 bits = 8; % DAC分辨率 % 生成正弦波 n = 0:N-1; signal = sin(2*pi*f*n/fs); % 归一化并量化为8位无符号整数 signal_normalized = (signal + 1)/2; % 归一化到[0,1] signal_quantized = round(signal_normalized * (2^bits-1)); % 生成COE文件 fid = fopen('sine_wave.coe', 'w'); fprintf(fid, 'MEMORY_INITIALIZATION_RADIX=10;\n'); fprintf(fid, 'MEMORY_INITIALIZATION_VECTOR=\n'); for i = 1:N-1 fprintf(fid, '%d,\n', signal_quantized(i)); end fprintf(fid, '%d;\n', signal_quantized(N)); fclose(fid);

这段代码会生成一个10Hz正弦波的256个采样点，并将其保存为Xilinx FPGA可识别的COE格式文件。对于方波、三角波等其他波形，只需修改信号生成部分即可。

1.2 Python替代方案

如果您更习惯使用Python，可以使用NumPy和SciPy库实现相同的功能：

import numpy as np from scipy import signal # 参数设置 fs = 1000 # 采样频率(Hz) f = 10 # 信号频率(Hz) N = 256 # 采样点数 bits = 8 # DAC分辨率 # 生成方波 t = np.linspace(0, N/fs, N, endpoint=False) square_wave = signal.square(2 * np.pi * f * t) # 量化和保存 square_wave = ((square_wave + 1)/2 * (2**bits-1)).astype(int) with open('square_wave.coe', 'w') as f: f.write('MEMORY_INITIALIZATION_RADIX=10;\n') f.write('MEMORY_INITIALIZATION_VECTOR=\n') f.write(',\n'.join(map(str, square_wave[:-1]))) f.write(f',\n{square_wave[-1]};\n')

2. FPGA ROM模块设计与实现

有了波形数据文件后，我们需要在FPGA中设计ROM模块来存储这些数据。

2.1 Xilinx Block Memory Generator配置

在Vivado中，可以通过Block Memory Generator IP核来创建ROM：

1. 在IP Catalog中搜索并打开"Block Memory Generator"
2. 选择"Single Port ROM"模式
3. 在"Load Init File"选项卡中上传生成的COE文件
4. 设置数据宽度为8位（匹配AD9708分辨率）
5. 设置深度为256（匹配我们的采样点数）
6. 生成IP核并添加到设计中

2.2 自定义Verilog ROM控制器

虽然IP核很方便，但有时我们需要更灵活的控制。以下是一个简单的Verilog ROM控制器模块：

module wave_rom ( input clk, input rst_n, input [7:0] addr, output reg [7:0] data ); // 256个8位采样点的正弦波数据 reg [7:0] rom [0:255]; initial begin rom[0] = 128; rom[1] = 140; rom[2] = 153; rom[3] = 165; rom[4] = 177; rom[5] = 188; rom[6] = 199; rom[7] = 209; // ... 中间数据省略 ... rom[248] = 199; rom[249] = 188; rom[250] = 177; rom[251] = 165; rom[252] = 153; rom[253] = 140; rom[254] = 128; rom[255] = 115; end always @(posedge clk or negedge rst_n) begin if (!rst_n) data <= 8'h00; else data <= rom[addr]; end endmodule

注意：实际项目中建议使用COE文件初始化ROM，而不是像上面这样硬编码数据。这里只是为了展示原理。

3. AD9708 DAC驱动设计

AD9708是一款8位分辨率、125MSPS转换速率的数模转换器，非常适合中等精度的信号生成应用。

3.1 接口时序分析

AD9708的关键时序特性：

根据这些参数，我们需要确保FPGA输出的数据在DAC时钟上升沿时是稳定的。

3.2 Verilog驱动实现

以下是AD9708驱动模块的完整实现：

module da_wave_send ( input clk, // 主时钟(最大125MHz) input rst_n, // 低电平复位 input [7:0] rom_data, // 从ROM读取的数据 output reg [7:0] rom_addr, // ROM地址 output da_clk, // DAC时钟 output [7:0] da_data // DAC数据 ); // 频率控制参数 parameter FREQ_ADJ = 8'd5; // 调整此值改变输出频率 // 内部寄存器 reg [7:0] freq_cnt; // DAC时钟为系统时钟的反相 assign da_clk = ~clk; assign da_data = rom_data; // 频率控制计数器 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin freq_cnt <= 8'd0; rom_addr <= 8'd0; end else begin if (freq_cnt == FREQ_ADJ) begin freq_cnt <= 8'd0; rom_addr <= rom_addr + 8'd1; end else begin freq_cnt <= freq_cnt + 8'd1; end end end endmodule

这个模块的关键点：

1. 通过取反系统时钟生成DAC时钟(da_clk = ~clk)，确保数据稳定
2. 使用FREQ_ADJ参数控制输出频率，值越大输出频率越低
3. 自动递增ROM地址，循环读取波形数据

4. 系统集成与性能优化

将各个模块整合后，我们还需要考虑一些实际应用中的优化点。

4.1 顶层模块设计

完整的系统顶层模块如下：

module signal_generator_top ( input clk, // 系统时钟(如50MHz) input rst_n, // 复位按钮 output da_clk, // 连接到AD9708 CLK output [7:0] da_data // 连接到AD9708 D0-D7 ); // 内部信号 wire [7:0] rom_data; wire [7:0] rom_addr; // 实例化ROM模块 wave_rom rom_inst ( .clk(clk), .rst_n(rst_n), .addr(rom_addr), .data(rom_data) ); // 实例化DAC驱动 da_wave_send dac_inst ( .clk(clk), .rst_n(rst_n), .rom_data(rom_data), .rom_addr(rom_addr), .da_clk(da_clk), .da_data(da_data) ); endmodule

4.2 输出频率计算

输出信号的频率可以通过以下公式计算：

f_out = f_clk / (N * (FREQ_ADJ + 1))

其中：

• f_clk：系统时钟频率
• N：波形一个周期的采样点数
• FREQ_ADJ：驱动模块中的频率调节参数

例如，当f_clk=50MHz，N=256，FREQ_ADJ=5时：

f_out = 50,000,000 / (256 * 6) ≈ 32,552Hz

4.3 实际应用中的优化技巧

1. 抗混叠滤波：在DAC输出后添加低通滤波器，去除高频噪声
2. 多波形切换：扩展ROM容量存储多种波形，通过控制信号切换
3. 幅度控制：在数字域对ROM输出数据进行缩放，实现幅度调节
4. 频率微调：使用相位累加器技术实现更精细的频率控制

// 相位累加器实现示例 reg [31:0] phase_acc; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin phase_acc <= 32'd0; end else begin phase_acc <= phase_acc + freq_control_word; end end // 取高8位作为ROM地址 assign rom_addr = phase_acc[31:24];

这种实现方式可以产生更精确的频率，且切换频率时更加平滑。

5. 硬件连接与测试

完成FPGA设计后，需要正确连接硬件并进行测试。

5.1 AD9708典型连接电路

AD9708的基本连接方式：

提示：实际电路中，IOUTA和IOUTB通常通过运算放大器转换为单端电压输出。

5.2 测试方案

1. 静态测试：输出固定数字值，测量对应模拟电压

   • 输出0x00：应测得接近0V
   • 输出0xFF：应测得接近满量程电压

2. 动态测试：

   • 使用示波器观察波形输出
   • 检查波形频率是否符合预期
   • 观察波形失真情况

3. 性能指标测量：

   • 信噪比(SNR)
   • 总谐波失真(THD)
   • 无杂散动态范围(SFDR)

5.3 常见问题排查

1. 无输出或输出不正确：

   • 检查时钟信号是否正常
   • 确认复位信号是否正确释放
   • 验证ROM是否被正确初始化

2. 输出波形失真：

   • 检查采样点数是否足够
   • 确认DAC参考电压稳定
   • 检查输出滤波器设计

3. 频率不准确：

   • 确认系统时钟频率
   • 检查FREQ_ADJ参数设置
   • 验证相位累加器计算（如果使用）

在实际项目中，我遇到过因时钟信号质量差导致输出波形抖动的问题。后来通过在FPGA输出端添加时钟缓冲器，并缩短时钟走线长度，显著改善了输出质量。另一个常见问题是DAC输出端的运放电路设计不当，导致波形削顶或出现振铃，这需要通过仔细计算和选择合适的运放来解决。