芯片测试中的Wrapper Chain：Internal与External Mode实战配置详解（以DFT工程师视角）
在芯片可测性设计（DFT）领域，Wrapper Chain技术如同精密仪器的校准工具，它确保了模块化测试时数据流的精准控制。想象一下，当我们需要单独测试一个子模块的内部逻辑时，就像检查发动机的活塞运动；而验证上层与子模块的交互时，则类似检测整个传动系统的配合——这正是Internal与External Mode分工的核心逻辑。对于每天面对RTL代码和测试向量的DFT工程师而言，掌握这两种模式的信号配置差异，直接关系到芯片测试覆盖率和缺陷定位效率。
1. Wrapper Chain基础架构与模式切换机制
Wrapper Chain本质上是由边界触发器构成的特殊扫描链，其物理实现通常分为**共享型（Shared）与专用型（Dedicated）**两种细胞结构。在28nm以下的先进工艺节点中，设计者往往需要根据信号关键性做出选择：
| 特性 | Shared Wrapper Cell | Dedicated Wrapper Cell |
|---|---|---|
| 面积开销 | 复用设计已有触发器，零面积增量 | 额外插入专用单元，增加5-8%面积 |
| 控制复杂度 | 需添加门控逻辑（如OR门） | 自带完整扫描控制通路 |
| 适用场景 | 非关键路径、低频信号 | 时钟域交叉、高扇出网络 |
| 测试覆盖率 | 常规可达85-92% | 可提升至95%以上 |
在模式切换方面，Internal Mode激活时，int_ltest_en信号会与全局SCAN_EN通过逻辑或门共同控制输入链的移位操作。此时的数据流表现为：
// Shared Cell控制信号生成示例 assign wrapper_SE = SCAN_EN | (int_ltest_en & INTERNAL_TEST_MODE);而External Mode则启用ext_ltest_en信号，其与输出链的配合遵循类似的逻辑关系，但数据流向完全相反。这种设计使得同一组物理触发器可以服务两种不同的测试目的。
注意：在混合信号设计中，模拟模块周边的Wrapper Cell必须采用Dedicated类型，以避免数字扫描信号对敏感模拟电路造成干扰。
2. Internal Mode的实战配置细节
当芯片进入Internal测试模式时，工程师需要重点关注输入输出链的协同配置。以典型的ARM Cortex-M系列处理器核为例，其配置流程包含三个关键阶段：
2.1 输入链的Launch配置
输入Wrapper Chain在此模式下承担着向被测模块注入测试向量的职责。具体操作步骤包括：
- 在TAP控制器中设置
int_ltest_en=1，激活内部测试模式 - 通过JTAG接口加载测试向量到输入扫描链
- 保持
SCAN_EN=1使链处于移位状态 - 在最后一个移位周期将
SCAN_EN置零，触发向量并行加载
此时的数据路径表现为：
Input Wrapper Chain → Module Internal Logic对于采用Shared Cell的设计，需要特别检查时序约束：
set_multicycle_path 2 -setup -from [get_pins wrapper_cell/SE] set_multicycle_path 1 -hold -from [get_pins wrapper_cell/SE]2.2 输出链的Capture策略
输出链在此模式下捕获内部逻辑的响应，其工作特点包括：
- 捕获发生在
SCAN_EN的下降沿 ext_ltest_en应保持低电平- 需要配置至少一个慢速测试时钟用于稳定捕获
典型的信号时序关系如下：
| 时钟周期 | SCAN_EN | int_ltest_en | 操作描述 |
|---|---|---|---|
| 1-100 | 1 | 1 | 输入链移位加载测试向量 |
| 101 | 0 | 1 | 向量加载到内部逻辑 |
| 102 | 0 | 1 | 逻辑产生响应输出 |
| 103-203 | 1 | 1 | 输出链移出响应数据 |
2.3 时钟域交叉处理技巧
在多时钟域模块中，Wrapper Chain配置需要额外注意：
- 为每个时钟域创建独立的控制信号副本
- 添加时钟门控检查（CDC）约束
- 在跨时钟域边界处插入同步触发器
// 多时钟域控制信号同步示例 always @(posedge clk_a) begin cdc_sync1 <= int_ltest_en; cdc_sync2 <= cdc_sync1; end3. External Mode的逆向数据流控制
与Internal Mode相反，External Mode下的数据流向发生了本质变化。此时输入链转为捕获模式，而输出链负责向上层逻辑发射测试激励。这种模式对芯片级互联测试至关重要。
3.1 信号极性控制逻辑
模式切换的核心在于ext_ltest_en信号的精确控制：
// External Mode使能逻辑 assign ext_mode_active = !int_ltest_en & ext_ltest_en; assign input_capture_en = ext_mode_active & !SCAN_EN; assign output_launch_en = ext_mode_active & SCAN_EN;这种配置下，Wrapper Chain的工作状态完全反转：
Input Wrapper Chain ← Boundary Logic Output Wrapper Chain → Boundary Logic3.2 时序收敛挑战解决方案
External Mode常遇到的建立/保持时间问题可通过以下方法缓解：
- 在Wrapper Cell前后插入缓冲器平衡延迟
- 采用负沿触发的触发器构建输出链
- 调整扫描链的物理布局使其靠近模块边界
对于7nm以下工艺，建议采用专用约束：
set_clock_groups -asynchronous -group [get_clocks scan_clk] \ -group [get_clocks func_clk]3.3 功耗管理技术
大规模扫描链切换带来的电流冲击可通过这些手段抑制：
- 分段使能Wrapper Chain（Staggered Launch）
- 动态电压频率缩放（DVFS）
- 插入电源开关单元
某5G基带芯片的实测数据显示，采用分段使能技术后，测试模式切换时的峰值电流降低62%。
4. 混合模式调试与故障诊断
在实际项目中，Wrapper Chain的异常表现往往需要组合分析两种模式的测试结果。以下是常见的调试场景：
4.1 信号完整性诊断
当Internal测试通过而External失败时，建议检查：
- 边界逻辑的时钟门控使能信号
- 电源域隔离单元的状态
- 跨电压域电平转换器的驱动强度
4.2 测试覆盖率提升
通过交替使用两种模式可达到更全面的覆盖：
- 先用Internal Mode检测模块内部固定型故障
- 再用External Mode验证边界时序约束
- 最后进行模式快速切换测试
某AI加速器芯片采用这种策略后，测试覆盖率从89%提升到96.7%。
4.3 自动化脚本示例
以下Tcl脚本可自动分析两种模式的测试结果差异：
proc compare_modes {internal_log external_log} { set internal_fail [regexp -all {FAIL} $internal_log] set external_fail [regexp -all {FAIL} $external_log] if {$internal_fail == 0 && $external_fail > 0} { puts "边界逻辑存在潜在缺陷" } elseif {$internal_fail > $external_fail} { puts "内部逻辑故障可能性大" } }在最近的一个RISC-V项目调试中，发现Output Chain在External Mode下出现随机失效。通过示波器捕获发现是电源噪声导致Wrapper Cell的保持时间违例，最终通过增加去耦电容和调整时钟树综合方案解决了问题。这种实战经验告诉我们，Wrapper Chain的验证不仅要看逻辑功能，还需关注物理实现的信号质量。
