SPI协议深度解析：从CPHA/CPOL时序到OVRF/MODF错误处理实战

1. 项目概述：从芯片手册到实战经验

如果你在嵌入式开发中用过SPI，大概率对它的“简单”又爱又恨。爱的是它接线少、协议直观，恨的是手册里那些关于CPHA、CPOL、错误标志和中断的细节，稍不留神就会让通信彻底“哑火”。我手边正好有一份经典的MC68HC908AZ60A数据手册，里面关于SPI的章节写得相当详尽，但也相当“硬核”。今天，我就以这份手册为蓝本，结合我这些年调试SPI外设踩过的坑，来一次彻底的“庖丁解牛”。我们不止看它“是什么”，更要深挖“为什么”和“怎么办”。比如，为什么CPHA=1时SS线可以一直拉低？OVRF（溢出错误）是怎么神不知鬼不觉地丢数据的？MODF（模式故障）在什么情况下会“偷袭”你的主设备？这些问题的答案，都藏在时序图、状态机和寄存器操作的细节里。这篇文章，就是带你把这些细节挖出来，变成你手里可靠的调试武器。无论你是正在学习SPI的新手，还是想深入理解其内部机制的老手，相信这些从芯片手册和实战中提炼出的内容，都能让你对SPI有一个全新的、立体的认识。

2. 核心原理与传输格式深度解析

SPI协议本身很简单，一个时钟（SCK），两根数据线（MOSI, MISO），一根片选（SS），就构成了全双工通信的基础。但“简单”往往意味着灵活性带来的复杂性，而CPOL（时钟极性）和CPHA（时钟相位）就是这复杂性的源头。它们共同定义了数据的采样和驱动时刻，是主从设备能够正确对话的“语言规则”。

2.1 CPHA=1传输格式的微观世界

数据手册的图19-5是理解CPHA=1的钥匙。很多人只记得“CPHA=1时，数据在第一个时钟边沿被采样”，但这远远不够。我们得钻进时序图里去看。

核心特征：当CPHA=1时，数据传输的启动信号是第一个SCK边沿，而不是SS的下降沿。这意味着，在SCK第一个边沿到来之前，主设备的MOSI和从设备的MISO线都处于未定义（通常是高阻或保持上一个状态）或准备状态。第一个边沿一到，主设备立即开始驱动MOSI线输出数据的最高位（MSB），同时，这个边沿也告诉从设备：“准备好，我要开始发送/接收数据了”。

SS线的行为：这是CPHA=1与CPHA=0的一个关键区别。在CPHA=1模式下，SS线可以在两次传输之间保持低电平。因为传输的起始由SCK边沿定义，SS仅作为“使能”或“选择”信号。只要SS为低，从设备就被选中，随时准备响应主设备的时钟。这种特性在单主单从系统中非常方便，可以节省一个GPIO来回翻转SS的操作，实现连续的数据流传输。手册中特别提到：“This format may be preferable in systems having only one master and only one slave driving the MISO data line.” 这正是基于SS可以常低的便利性。

CPOL的影响：CPOL决定了SCK空闲时的电平。CPOL=0，空闲时为低；CPOL=1，空闲时为高。在CPHA=1的时序中，CPOL影响的是“第一个边沿”是上升沿还是下降沿。

• CPOL=0, CPHA=1：SCK空闲为低。第一个边沿是上升沿，数据在上升沿被采样（对于接收方）或驱动（对于发送方）。
• CPOL=1, CPHA=1：SCK空闲为高。第一个边沿是下降沿，数据在下降沿被采样或驱动。

注意：主从设备的CPOL和CPHA设置必须完全一致，这是SPI通信的铁律。不一致会导致数据错位一位甚至完全无法通信。在调试时，如果通信异常，这是首要检查项。

2.2 传输启动延迟：软件写入的“不确定性”

手册第19.5.4节“Transmission Initiation Latency”揭示了一个容易被忽略但至关重要的细节：从软件写入SPI数据寄存器（SPDR）到SCK线上实际出现第一个时钟边沿，存在一个不确定的延迟。

延迟来源：SPI主设备的时钟（SCK）是由MCU内部总线时钟分频产生的自由运行时钟。当你写SPDR时，这个写入动作与自由运行的SCK时钟是异步的。硬件需要等待下一个合适的SCK周期边界来启动传输。这个“等待时间”是不确定的，它取决于你写SPDR的时刻与SCK时钟相位的相对关系。

延迟范围：这个延迟最长不会超过一个SPI位时间。具体最大值取决于你设置的分频系数（SPR1:SPR0）：

• DIV2 (分频系数2)：最长延迟 = 2个MCU总线周期
• DIV8 (分频系数8)：最长延迟 = 8个MCU总线周期
• DIV32 (分频系数32)：最长延迟 = 32个MCU总线周期
• DIV128 (分频系数128)：最长延迟 = 128个MCU总线周期

实战影响：这个延迟意味着，你不能假设写完SPDR后数据会“立即”开始发送。在编写紧耦合的、对时序要求极高的代码时（例如，需要精确控制字节间间隔），必须考虑这个延迟。通常，我们通过查询SPTE（发送器空）标志或使用发送完成中断来同步，而不是依赖固定的软件延时。手册中的图19-6清晰地展示了这种延迟的波动范围，理解它有助于避免在精确时序应用中出现偏差。

3. 错误处理机制：OVRF与MODF的陷阱与应对

SPI通信并非总是风平浪静。数据手册用整整一节来讲述错误条件（Error Conditions），足见其重要性。OVRF（溢出）和MODF（模式故障）是两个主要的错误标志，它们像暗礁一样，处理不当就会让数据“沉没”。

3.1 溢出错误（OVRF）：沉默的数据杀手

OVRF标志在什么情况下置位？手册定义：当上一次传输的数据还留在接收数据寄存器中未被读取，而下一次传输的第1位数据的捕获选通（capture strobe）已经发生时，OVRF被置位。

通俗解释：CPU读数据的速度跟不上SPI接收数据的速度。比如，你以1Mbps的速率接收数据，但你的中断服务程序或查询例程处理得太慢，还没来得及读取前一个字节，下一个字节已经接收完毕并准备进入数据寄存器了。

关键机制：当OVRF发生时，新接收到的字节会被丢弃，不会被转移到接收数据寄存器（SPDR）中。而之前那个未被读取的字节仍然安全地待在SPDR里，等待读取。这意味着，一旦OVRF发生，数据丢失是必然的。OVRF标志本身就是一个警报，告诉你“有数据丢了”。

最危险的场景：中断竞争与标志误判手册图19-7描绘了一个经典的、极易被忽视的陷阱。假设你只使能了SPRF（接收满）中断，而没有使能OVRF中断（ERRIE=0）。你的中断服务程序（ISR）标准流程是：先读SPSCR（获取状态），再读SPDR（取数据并清除SPRF标志）。

问题来了：如果在“读SPSCR”和“读SPDR”这两个操作之间，恰好发生了溢出（OVRF被置位），会发生什么？

1. ISR读SPSCR时，SPRF=1，OVRF=0（此时溢出还未发生）。
2. 就在此时，下一个字节接收完成，触发了溢出，OVRF被置为1。
3. ISR接着读SPDR，清除了SPRF标志，但OVRF标志依然为1。
4. 由于OVRF=1且未被清除，SPI硬件会禁止后续的SPRF中断。
5. 结果就是：系统看起来一切“正常”（没有SPRF中断了），但实际上数据在持续丢失，而你浑然不知。这就是手册所说的“missed an overflow”。

解决方案：手册给出了两种方法：

1. 启用OVRF中断（推荐）：将ERRIE位设为1。这样，一旦发生溢出，会立即产生错误中断，让你能及时处理。
2. 双读SPSCR法：如果不想启用错误中断，则必须在中断服务程序中采用“读SPSCR -> 读SPDR -> 再次读SPSCR”的流程。第二次读SPSCR就是为了检查在读取数据的过程中，OVRF是否被置位。如果发现OVRF=1，则需要先清除它（通过读SPSCR再读SPDR），才能恢复正常的SPRF中断。如图19-8所示。

实操心得：在绝大多数应用中，我强烈建议使能ERRIE（错误中断）。OVRF错误通常意味着你的系统设计或软件流程存在瓶颈（如CPU负载过高、中断优先级设置不当），它本身就是一个需要被严肃对待和修复的问题。让错误沉默地发生，是调试中最糟糕的情况。

3.2 模式故障错误（MODF）：多主冲突与从机异常

MODF错误与SS引脚的状态密切相关，它在主设备和从设备上有不同的触发条件。

在主机上（SPMSTR=1）：当MODFEN（模式故障使能）位为1时，如果SS引脚被拉低，MODF标志将被置位。这主要用于防止多主竞争。在典型的单主多从系统中，主机的SS引脚通常配置为输出或不连接。如果另一个设备错误地将主机的SS拉低，硬件会认为有另一个主机试图接管总线，从而触发MODF错误，强制将本设备从主机模式断开（SPE位被清零，SPI端口控制权交还给GPIO），以避免MOSI和SCK线上的总线冲突。

在从机上（SPMSTR=0）：当SS引脚在传输过程中被拉高时，MODF标志置位。这表示主机意外地取消了对本从机的选择，传输被异常终止。

MODF与CPHA的微妙关系：这一点手册解释得非常清楚，但很容易混淆。

• CPHA=0：SS的下降沿标志传输开始。因此，只要SS从低变高，无论是否有SCK时钟，都会触发MODF。因为SS变高意味着一次“开始后又结束”的传输过程。
• CPHA=1：传输开始于第一个SCK边沿。如果SS先被拉低（选中从机），但之后在SCK边沿到来之前又被拉高（取消选中），这不会触发MODF，因为传输从未真正开始。从机的MISO会保持高阻态，并忽略后续的SCK。

MODF的处理流程：一旦发生MODF，必须按特定顺序清除标志：先读SPSCR（此时MODF=1），再写SPCR。这个写操作可以是任意值，目的是完成清除序列。在清除之前，需要先解决引发MODF的硬件问题（例如检查SS线连接，确保在多主系统中仲裁逻辑正确）。

注意事项：对于主机，如果你确定系统是单一主机且不存在总线竞争风险，可以将MODFEN位设为0，这样SS引脚就可以作为普通GPIO使用，避免了意外的MODF中断。但对于从机，SS引脚总是输入，MODFEN位仅控制是否启用MODF错误检测，不影响其作为片选输入的功能。

4. 中断机制与数据队列管理

SPI的中断是高效处理数据传输的关键。MC68HC908的SPI提供了两类中断：传输中断和接收/错误中断，通过四个使能位精细控制。

4.1 中断源与使能逻辑

SPI可以产生CPU中断请求的标志位有四个，但它们的使能路径需要理清：

关键点：接收完成（SPRF）和错误（OVRF/MODF）共享同一个中断向量。这意味着，进入这个中断服务程序后，你必须首先读取SPSCR来检查是哪个（或哪些）标志触发了中断，然后进行相应的处理。图19-9的中断生成逻辑图清晰地展示了这一点。

4.2 双缓冲与数据队列

SPI模块的“双缓冲”设计是它实现流畅连续传输的硬件基础。具体来说：

• 发送端：有一个发送数据寄存器（我们写入的SPDR）和一个发送移位寄存器。当SPTE=1时，表示数据寄存器空，我们可以写入新数据。写入的数据会先暂存在数据寄存器中。一旦当前的移位寄存器完成一个字节的发送，数据寄存器中的字节就会立即自动加载到移位寄存器中开始发送，同时SPTE再次置1。这就允许我们提前队列下一个要发送的字节，实现背靠背（back-to-back）传输而无间隙。
• 接收端：有一个接收数据寄存器（我们读取的SPDR）和一个接收移位寄存器。当移位寄存器收满一个字节后，数据会自动转移到接收数据寄存器，并置位SPRF。在CPU读取这个数据之前，移位寄存器可以继续接收下一个字节。这就是OVRF错误发生的场景。

手册图19-10完美展示了利用中断进行连续传输的时序。主设备写入字节1（清除SPTE）-> 字节1开始移位发送 -> 发送完成后SPTE再次置1，触发中断 -> 在中断中写入字节2 -> 如此循环。同时，接收端在收到完整字节后触发SPRF中断，在中断中读取数据。

低功耗模式下的考量：手册第19.10节提到了WAIT和STOP模式。

• WAIT模式：SPI模块仍可工作。如果希望用SPI中断唤醒CPU，必须确保相应中断已使能。这里有一个重要提示：如果希望用“块传输结束中断”唤醒CPU，但发生了OVRF溢出且未使能OVRF中断，CPU可能会一直卡在WAIT模式。因为OVRF会阻止SPRF标志置位，从而没有中断能唤醒它。因此，在进入低功耗模式前，务必检查错误处理机制。
• STOP模式：SPI模块关闭，时钟停止。任何传输都会中止。唤醒后需重新初始化SPI。

5. 寄存器详解与实战配置指南

理解了原理，最终都要落到寄存器配置上。MC68HC908的SPI通过三个寄存器控制，我们逐一拆解其关键位。

5.1 SPI控制寄存器（SPCR - $0010）

这是SPI的主配置寄存器。

• SPRIE (Bit 7)：接收中断使能。1=允许SPRF标志产生接收中断。
• SPMSTR (Bit 6)：主从模式选择。1=主机，0=从机。上电复位后默认为1（主机），这是一个需要注意的细节，如果设计是从机，必须在初始化时将其清零。
• CPOL (Bit 5)&CPHA (Bit 4)：时钟极性与相位。必须与从设备匹配。
• SPWOM (Bit 3)：线或模式。置1时，SCK、MOSI、MISO引脚变为开漏输出，可用于模拟I2C通信（需要软件支持）。通常SPI使用推挽输出（此位为0）。
• SPE (Bit 2)：SPI使能位。1=启用SPI模块，引脚功能由SPI控制。0=禁用SPI，相关引脚恢复为普通GPIO。清除SPE位会导致SPI部分复位（中止当前传输、清空移位寄存器等）。
• SPTIE (Bit 0)：发送中断使能。1=允许SPTE标志产生发送中断。

5.2 SPI状态与控制寄存器（SPSCR - $0011）

这个寄存器混合了状态标志和控制位。

• SPRF (Bit 7)：接收满标志。只读，通过“读SPSCR再读SPDR”来清除。
• ERRIE (Bit 6)：错误中断使能。1=允许OVRF和MODF产生中断。
• OVRF (Bit 5)：溢出标志。只读，清除方式同SPRF。
• MODF (Bit 4)：模式故障标志。只读，通过“读SPSCR再写SPCR”来清除。
• SPTE (Bit 3)：发送空标志。只读，写入SPDR会自动清除它。务必在SPTE=1时才写入SPDR，否则写入的数据可能丢失或覆盖。
• MODFEN (Bit 2)：模式故障使能。1=允许SS引脚状态触发MODF。在主机模式下，若此位为0，SS引脚可作GPIO。
• SPR1, SPR0 (Bits 1:0)：波特率选择位（仅主机模式有效）。用于设置SCK相对于内部总线时钟（CGMOUT）的分频系数，计算公式为：Baud Rate = CGMOUT / (2 * BD)，其中BD为分频因子（2, 8, 32, 128）。

5.3 初始化与数据传输代码框架（C语言示例）

基于以上分析，一个稳健的SPI主机初始化与中断服务例程框架大致如下：

// 假设MCU总线时钟为8MHz，目标SPI波特率为1MHz，CPOL=0, CPHA=1 #define SPI_BR_1MHZ 0x00 // SPR1:SPR0 = 00, BD=2, 波特率=8M/(2*2)=2M? 这里需要根据公式计算。 // 正确计算：若CGMOUT=8MHz， BD=2， 则波特率=8M/(2*2)=2MHz。若要1MHz，需选择BD=4，但选项只有2,8,32,128。所以应选BD=8，波特率=8M/(2*8)=0.5MHz。或者调整主频。 void SPI_Master_Init(void) { // 1. 首先禁用SPI，进行安全配置 SPCR = 0x00; // 确保SPE=0，模块禁用 // 2. 配置引脚方向（根据具体硬件连接） // MISO 配置为输入 // MOSI, SCK, SS 配置为输出（如果SS用作GPIO片选） // 注意：当SPE=1且SPMSTR=1时，MOSI和SCK方向由SPI模块自动控制，与DDR无关。 // 3. 配置SPCR: 主机模式，CPOL=0, CPHA=1，使能发送中断，先不使能接收和错误中断 SPCR = (1<<SPMSTR) | (1<<CPHA) | (1<<SPTIE); // SPRIE和ERRIE暂时关闭，我们可能先用查询或仅发送中断 // 4. 配置SPSCR: 选择波特率，使能MODF检测（如果系统需要） SPSCR = (0<<SPR1) | (0<<SPR0); // 例如选择最快分频 // 如果需要MODF保护，则设置 MODFEN=1 // SPSCR |= (1<<MODFEN); // 5. 最后使能SPI模块 SPCR |= (1<<SPE); // 6. 清空可能存在的旧标志（可选但推荐） uint8_t dummy = SPSCR; // 读SPSCR dummy = SPDR; // 读SPDR，清除SPRF/OVRF dummy = SPDR; // 读SPDR，清除可能存在的旧数据（如果之前是从机） } // 发送中断服务程序示例 #pragma interrupt_handler SPI_TX_ISR void SPI_TX_ISR(void) { // 检查是否是SPTE中断（通常我们只使能了它） if (SPSCR & (1<<SPTE)) { // 检查是否还有数据要发送 if (tx_buffer_index < tx_buffer_length) { SPDR = tx_buffer[tx_buffer_index++]; // 写入数据，自动清除SPTE标志 } else { // 发送完成，可以关闭发送中断或设置完成标志 SPCR &= ~(1<<SPTIE); // 关闭发送中断 transmission_complete = 1; } } } // 接收/错误中断服务程序示例（如果使能了SPRIE和ERRIE） #pragma interrupt_handler SPI_RX_ERR_ISR void SPI_RX_ERR_ISR(void) { uint8_t status = SPSCR; // 必须首先读取状态寄存器 // 处理接收完成 if (status & (1<<SPRF)) { rx_buffer[rx_buffer_index++] = SPDR; // 读取数据，清除SPRF标志 // 注意：读SPDR后，SPRF标志才会清除 } // 处理溢出错误（高优先级） if (status & (1<<OVRF)) { // 1. 读取SPDR以清除OVRF标志（即使数据可能已丢失） uint8_t dummy = SPDR; // 2. 进行错误处理：记录错误、重置缓冲区、重发等 error_overflow_count++; // 3. 可能需要重新同步通信 } // 处理模式故障错误 if (status & (1<<MODF)) { // 1. 读SPSCR（已读） // 2. 写SPCR以清除MODF标志（可以写当前值） SPCR = SPCR; // 3. 进行错误处理：检查硬件连接、总线竞争等 error_mode_fault = 1; // 4. 可能需要重新初始化SPI模块 SPI_Master_Init(); } }

6. 常见问题排查与调试技巧

在实际项目中，SPI问题千奇百怪，但大多逃不出以下几个范畴。这里我结合手册内容和调试经验，总结一个排查清单。

问题1：通信完全无反应，示波器上看不到SCK或数据信号。

• 检查1：SPE位是否使能？这是最基础的，SPE=0时，SPI模块不工作，引脚是GPIO状态。
• 检查2：主从模式设置是否正确？确认主设备的SPMSTR=1，从设备的SPMSTR=0。
• 检查3：引脚配置冲突。确保SPI使用的引脚没有被其他外设（如UART、定时器）复用，且数据方向（DDR）设置正确。对于主机，MOSI和SCK应自动变为输出，但有些MCU需要在初始化SPI前先配置好。
• 检查4：硬件连接。确认MISO、MOSI、SCK、SS线连接正确且接触良好。特别是SS线，如果从机需要硬件片选，确保主机已将其拉低。

问题2：能收到数据，但数据全是0xFF或0x00，或者错位。

• 检查1：CPOL和CPHA设置。这是SPI通信的头号杀手。用示波器同时抓取SCK和MOSI/MISO信号，对照数据手册的时序图，检查数据采样边沿是否一致。主从设备的这两项配置必须完全相同。
• 检查2：字节序（MSB/LSB）。绝大多数SPI设备是MSB先行，但有些传感器或显示器可能是LSB先行。检查设备数据手册。
• 检查3：时钟频率过快。如果线缆较长或从设备速度较慢，过高的SCK速率会导致数据采样错误。尝试降低波特率（调整SPR1:SPR0）。
• 检查4：电源与地线。确保主从设备共地，且电源稳定。噪声可能导致数据位跳变。

问题3：通信不稳定，偶尔丢数据或产生错误。

• 检查1：OVRF溢出错误。在接收中断或查询循环中，检查SPSCR的OVRF标志。如果置位，说明你的CPU处理速度跟不上SPI接收速度。优化代码，减少中断延迟，或者使用DMA（如果MCU支持）。
• 检查2：中断服务程序处理不当。你是否在SPI中断中做了太多耗时操作？是否及时清除了中断标志？参考前面的“中断竞争”陷阱，确保你的标志清除顺序正确。
• 检查3：SS片选信号抖动。特别是在CPHA=0模式下，SS的毛刺可能被误认为是传输开始/结束。检查硬件电路，确保SS信号干净。可以在软件上对SS操作后增加短暂延时。
• 检查4：MODF模式故障。检查MODF标志。在单主系统中，如果主机MODFEN=1且SS引脚被意外干扰（如浮空、感应到低电平），会触发MODF，导致SPI被禁用。如果不需多主保护，可将主机MODFEN设为0。

问题4：从机无法响应，但示波器显示主机信号正常。

• 检查1：从机SPI是否使能？从机也需要设置SPE=1。
• 检查2：从机的SS引脚状态。在CPHA=0时，SS的下降沿是启动信号，必须确保主机在发送时钟前先将SS拉低。在CPHA=1时，SS需要提前拉低并保持。
• 检查3：从机供电与初始化。确保从设备已正确上电并完成了它自身所需的初始化序列（有些传感器、Flash芯片有独立的初始化命令）。
• 检查4：从机MISO引脚。当从机未被选中（SS为高）时，其MISO应为高阻态。如果从机MISO一直驱动，会导致总线冲突。检查从机手册，确认其MISO输出使能逻辑。

调试利器：示波器与逻辑分析仪

• 示波器：观察信号质量（上升/下降时间、过冲、振铃）、电压电平（是否符合标准）、以及关键时序（建立时间、保持时间）。将SCK作为触发源，观察MOSI/MISO数据是否在正确的边沿稳定。
• 逻辑分析仪：对于多字节、复杂的SPI交易，逻辑分析仪可以解码出十六进制或二进制数据流，直观地显示每个字节的内容，极大提高调试效率。设置正确的CPOL、CPHA和位序即可解码。

最后，牢记手册中的一句警告：“Do not write to the SPI data register unless the SPTE bit is high.” 在写入SPDR前检查SPTE，是保证数据正确发送的最基本、也最容易被忽略的纪律。SPI协议看似简单，但其稳定性和可靠性，就建立在对这些细节的深刻理解和严格遵守之上。