ZYNQ-7030 是 Xilinx（现 AMD）Zynq-7000 SoC 系列中的一款中高端芯片。它的架构基于Kintex-7FPGA 工艺（不同于 7010/7020 的 Artix-7 工艺），因此其 Bank（I/O 组）的划分和特性具有一定的特殊性。
ZYNQ 架构主要分为PS (Processing System, 处理器系统)和PL (Programmable Logic, 可编程逻辑)两部分，Bank 也相应地分布在这两部分。
以下是 ZYNQ-7030 的 Bank 详细介绍：
1. PS 端 Bank (处理器系统)
PS 端的 Bank 主要是为了服务 ARM Cortex-A9 核心及其外设。这些 Bank 的引脚称为MIO (Multiplexed I/O)。
- Bank 500 (MIO 0-15):
- 功能:主要用于启动配置（Boot Mode）、QSPI Flash、少量外设接口。
- 电压:由
VCCO_MIO0供电，通常设置为 3.3V 或 1.8V。
- Bank 501 (MIO 16-53):
- 功能:连接主要外设，如 Ethernet (RGMII), USB, SD Card, UART, I2C, CAN 等。
- 电压:由
VCCO_MIO1供电，通常设置为 1.8V (为了兼容 RGMII/USB) 或 3.3V。
- Bank 502 (DDR):
- 功能:专用于 PS 端的 DDR 控制器（DDR3/3L, LPDDR2）。
- 电压:由
VCCO_DDR供电，电压取决于内存类型（如 DDR3 为 1.5V，DDR3L 为 1.35V）。
2. PL 端 Bank (可编程逻辑)
ZYNQ-7030 的 PL 部分基于Kintex-7架构，这意味着它拥有HP (High Performance)Bank，这是 7010/7020 (Artix-7) 通常不具备的（或数量很少）。
PL 端的 Bank 分为以下几类：
A. 配置 Bank (Bank 0)
- 编号:Bank 0
- 功能:包含专用的配置引脚，如 JTAG (TCK, TMS, TDO, TDI)、DONE、PROGRAM_B 以及 XADC（模拟数字转换器）接口。
- 注意:这个 Bank 是不可用作普通用户 IO 的。
B. HR Bank (High Range IO)
- 特点:支持宽电压范围，驱动能力强。
- 支持电压:1.2V 到3.3V。
- 用途:适合连接低速外设、LED、按键、以及需要 2.5V/3.3V 电平标准的接口。
- 常见编号:通常是 Bank 12, 13 等（具体取决于封装）。
C. HP Bank (High Performance IO) ——7030 的重点
- 特点:专为高速信号设计，支持 DCI (Digitally Controlled Impedance)，信号质量更好，延迟更低。
- 支持电压:1.2V 到1.8V(绝对不能接 3.3V)。
- 用途:适合连接 PL 端的高速 DDR3/4 内存、LVDS 高速差分信号、高速 ADC/DAC 接口。
- 常见编号:通常是 Bank 33, 34, 35 等（具体取决于封装）。
- 警告:如果给 HP Bank 的 VCCO 供电 3.3V，可能会烧毁芯片。
D. GTX Transceiver Banks (高速串行收发器)
- 特点:ZYNQ-7030 配备了GTX收发器（Kintex-7 级别），支持高达 12.5 Gbps 的传输速率。
- 用途:用于 PCIe (Gen2), SFP+ (光纤), SATA, USB 3.0 (通过 PIPE) 等高速串行协议。
- 时钟:每个 GTX Quad (一组4个通道) 都有专用的差分参考时钟输入 (MGTREFCLK)。
- 编号:如 Bank 111, 112 等。
3. ZYNQ-7030 Bank 分布举例 (以 FFG676 封装为例)
不同的封装（Package）引出的 Bank 数量不同，以下是常见的 FFG676 封装的分布概况：
| Bank 类型 | 电压范围 | 说明 | 典型应用 |
|---|---|---|---|
| PS MIO (500/501) | 1.8V - 3.3V | 处理器外设 | SD卡, 网口, 串口 |
| PS DDR (502) | 1.35V/1.5V | 处理器内存 | DDR3 内存条 |
| PL HR Banks | 1.2V - 3.3V | 高电压支持 | GPIO, 3.3V 逻辑 |
| PL HP Banks | 1.2V - 1.8V | 高性能/低电压 | PL端 DDR, LVDS 视频 |
| GTX Banks | MGTAVCC 等 | 千兆/万兆收发器 | PCIe x4/x8, SFP+ |
4. 硬件设计与使用注意事项
电压域 (Power Domain):
- 每个 Bank 都有独立的
VCCO引脚。如果你在同一个 Bank 中使用多个 IO，这些 IO 的电平标准必须与该 Bank 的 VCCO 电压匹配。 - 例子:你不能在 VCCO=1.8V 的 Bank 上使用 LVCMOS33 (3.3V) 的标准。
- 每个 Bank 都有独立的
HP Bank 电压警告:
- 在使用 ZYNQ-7030 时，务必区分 HR 和 HP Bank。千万不要将 3.3V 接入 HP Bank，否则会导致硬件损坏。HP Bank 最高只能承受 1.8V。
XADC:
- ZYNQ 内部集成了 XADC，位于 Bank 0 附近，可以用于监测芯片内部温度、电压以及外部模拟信号。
管脚约束 (XDC):
- 在 Vivado 中进行开发时，必须准确地将管脚约束到对应的 Bank，并设置正确的
IOSTANDARD。如果软件设置的电平标准与 PCB 实际供电电压不符，Vivado 可能会报错或导致硬件工作不正常。
- 在 Vivado 中进行开发时，必须准确地将管脚约束到对应的 Bank，并设置正确的
总结
ZYNQ-7030 相比于入门级的 7010/7020，最大的区别在于PL 端引入了 Kintex-7 架构的 HP Bank 和 GTX Transceiver。在设计电路或分配管脚时，必须严格区分HR Bank (可接3.3V)和HP Bank (最高1.8V)。
