完整指南：Vivado使用下Zynq-7000 Linux移植准备

手把手教你用 Vivado 搭好 Zynq-7000 Linux 移植的地基

你有没有遇到过这样的情况：千辛万苦编译好了 U-Boot 和 Linux 内核，结果上电后串口黑屏、SD 卡不识别、PL 逻辑没加载？十有八九，问题出在最开始的那一步——硬件平台准备没做好。

在 Xilinx Zynq-7000 平台上做 Linux 移植，很多人把注意力都放在“怎么烧系统”、“如何配置设备树”，却忽略了真正决定成败的关键环节：Vivado 里那一套软硬协同的设计流程。说白了，如果你在 Vivado 中 PS 配置错了、引脚绑错了、时钟设歪了，后面哪怕代码写得再漂亮，也跑不起来。

今天我们就来彻底拆解这个“地基工程”——从创建工程到生成 FSBL 的全过程，不讲虚的，只聊实战中踩过的坑和必须掌握的核心要点。

为什么说 Vivado 是 Zynq 开发的第一道门槛？

Zynq-7000 不是普通的 ARM SoC，也不是单纯的 FPGA，它是两者的融合体。它的核心架构叫PS + PL：

• PS（Processing System）：双核 Cortex-A9 处理器 + DDR 控制器 + 各种外设控制器（UART、SDIO、Ethernet 等），这部分是“硬核”
• PL（Programmable Logic）：FPGA 可编程逻辑部分，可以实现自定义加速器、接口扩展等

而Vivado就是你配置这套系统的总控台。你在里面做的每一步操作——比如打开 UART、设置 CPU 频率、分配 SDIO 引脚——都会直接影响后续软件能否正常运行。

最关键的是，Vivado 最终会输出一个.hdf文件（Hardware Definition File），它是连接硬件设计与软件开发的桥梁。没有它，SDK 或 Vitis 根本不知道你的硬件长什么样，也就没法生成正确的 FSBL 和驱动代码。

所以一句话总结：

不会用 Vivado 配 Zynq PS，就别谈什么 Linux 移植。

第一步：搭好 Block Design，把 PS 给“焊”上去

打开 Vivado，新建一个工程，选择 RTL Project，然后进入 IP Integrator 创建 Block Design。

第一步永远是加ZYNQ7 Processing System IP 核。这是整个系统的起点。

双击进去之后你会看到一堆选项卡，别慌，我们只关心几个关键模块：

1. Clock Configuration：别让芯片“心跳”乱了

外部晶振一般是 33.333MHz 或 50MHz，以常见的 33.333MHz 为例：

• ARM PLL→ 输出给 CPU，建议先设为666.66MHz
• DDR PLL→ 给 DDR3 控制器，常见配成 533.33MHz（对应 1066Mbps 数据速率）
• IO PLL→ 给高速外设，如 SDIO、Ethernet，通常设为 200MHz

这些值不是随便填的！一定要查你所用开发板的参考手册。比如 PYNQ-Z2 默认就是 50MHz 输入，那你所有倍频系数就得重新算。

⚠️ 坑点提醒：CPU 超频要谨慎！第一次调试千万别直接拉到 800MHz，稳不住直接变砖头。

2. DDR Configuration：内存不对，一切白搭

这一项必须和你板子上的 DDR 芯片完全匹配。比如使用的是 Micron MT41K512G8，就在下拉菜单里选对型号。

重点参数包括：
- 容量（512MB / 1GB）
- 工作电压（1.5V）
- 时序参数（tRCD、tRP、tRAS 等）

如果这里配错了，轻则启动慢、频繁重启，重则根本进不了 FSBL。

3. MIO/EMIO Pinout：外设信号往哪走？

MIO（Multiplexed I/O）是 PS 直接引出的固定引脚资源，数量有限但延迟低。你需要在这里启用要用的外设，并指定它们使用的 MIO 编号。

举个例子：
- UART0：勾选启用，分配到 MIO 14~15
- SDIO0：用于 SD 卡启动，勾选 Card Detect、4-bit Mode
- QSPI：Flash 启动方式必备
- Ethernet：选择 GMII 或 RGMII 模式，注意 PHY 地址绑定

至于 EMIO，则是用来扩展 GPIO 到 PL 端的。比如你想控制 LED 或读取按键状态，就可以通过 EMIO 把 GPIO 映射出去。

第二步：写好 XDC 约束文件，让信号落地

Block Design 里只是逻辑连接，真正的物理引脚绑定还得靠XDC（Xilinx Design Constraints）文件。

这一步极其重要，搞错一个引脚，整个功能就废了。

# UART0 调试串口 set_property -dict { PACKAGE_PIN Y14 IOSTANDARD LVCMOS33 } [get_ports uart0_rxd] set_property -dict { PACKAGE_PIN AA14 IOSTANDARD LVCMOS33 } [get_ports uart0_txd] # SDIO0 接 SD 卡 set_property -dict { PACKAGE_PIN AH15 IOSTANDARD LVCMOS33 } [get_ports sdio0_cmd] set_property -dict { PACKAGE_PIN AG14 IOSTANDARD LVCMOS33 } [get_ports sdio0_clk] set_property -dict { PACKAGE_PIN AE15 IOSTANDARD LVCMOS33 } [get_ports {sdio0_data[0]}] set_property -dict { PACKAGE_PIN AF15 IOSTANDARD LVCMOS33 } [get_ports {sdio0_data[1]}] set_property -dict { PACKAGE_PIN AG15 IOSTANDARD LVCMOS33 } [get_ports {sdio0_data[2]}] set_property -dict { PACKAGE_PIN AJ14 IOSTANDARD LVCMOS33 } [get_ports {sdio0_data[3]}] # 用户按键和 LED（通过 EMIO 实现） set_property -dict { PACKAGE_PIN U18 IOSTANDARD LVCMOS33 } [get_ports {gpio_0_tri_o[0]}] ; # LED set_property -dict { PACKAGE_PIN T17 IOSTANDARD LVCMOS33 } [get_ports {gpio_0_tri_i[0]}] ; # KEY

📌 关键提示：
- 所有PACKAGE_PIN必须对照开发板原理图确认
- 注意电平标准是否一致（LVCMOS33 / LVCMOS18）
- SDIO 这类高速信号尽量走等长布线，否则容易掉卡
- 如果用了外部复位按钮，记得加上去抖逻辑

第三步：搞定复位与时钟稳定性

Zynq 支持多种复位源，但在实际应用中最常用的是两个：
-PS_POR_B：上电复位，低有效
-SRST_B：系统复位，可通过按键触发

我们通常会在顶层模块接入一个外部按键作为手动复位输入。但由于机械开关存在抖动，不能直接连进去，得加个简单的去抖电路。

下面是 Verilog 实现的一个典型去抖模块：

module debounce ( input clk, input btn_in, output reg btn_out ); reg [19:0] counter; always @(posedge clk) begin if (!btn_in) begin counter <= 0; btn_out <= 0; end else if (counter < 20'd999999) begin // 约10ms@100MHz counter <= counter + 1; btn_out <= 0; end else begin btn_out <= 1; end end endmodule

这个模块很简单，但很实用。只要按键按下时间超过 10ms，就能稳定输出高电平，避免误触发。

第四步：生成比特流 & 导出 HDF —— 软硬交接的临门一脚

前面所有工作做完后，执行以下步骤：

1. Validate Design：检查连接有没有错误
2. Create HDL Wrapper：生成顶层包装模块
3. Run Synthesis → Implementation → Generate Bitstream

等到.bit文件生成成功，说明 PL 逻辑已经准备就绪。

接下来最关键的一步：

File → Export → Export Hardware

弹窗中务必勾选“Include bitstream”，然后导出到 SDK 或 Vitis 可访问的路径，生成.hdf文件。

这个.hdf很重要，它包含了：
- 所有外设的基地址
- 时钟频率信息
- 中断映射表
- AXI 接口连接关系

没有它，SDK 就不知道你的硬件结构，自然无法生成能跑的 FSBL。

第五步：用 SDK 生成 FSBL —— 让系统真正“活”起来

打开 Xilinx SDK（或新版 Vitis），导入刚才导出的.hdf文件。

接着创建一个新的 Application Project，模板选择Zynq FSBL。

SDK 会自动为你生成一套初始化代码，其中最重要的是两个函数：
-ps7_init()：根据 HDF 配置初始化 PS 模块
-main()函数中的引导流程

简化版主函数如下：

int main() { init_uart(); fsbl_printf("FSBL Start\r\n"); Status = Ps7_Init(); if (Status != XST_SUCCESS) { fsbl_printf("PS Init Failed!\r\n"); return XST_FAILURE; } if (check_boot_mode() == SD_MODE) { ReadBitstreamFromSD(&ImageStart, &ImageSize); FlushCache(); DL_PrimaryBootDevice(&ImageStart, ImageSize); // 下载.bit到PL } JmpAddr = (u32)&SecondStageApp; goto_jump(JmpAddr); // 跳转到U-Boot }

这段代码干了三件事：
1. 初始化串口打印调试信息
2. 加载比特流，把 PL 给“烧”进去
3. 跳转到下一阶段（通常是 U-Boot）

💡 提醒：每次修改了 PS 配置（比如新增了一个 SPI 外设），都必须重新导出 HDF 并重建 FSBL，否则新外设不会被初始化！

实战案例：串口无输出？一步步排查真相

新手最常见的问题是：上电后串口一点反应都没有。

别急着换线、换电源，按这个顺序查：

1. PS 配置里开了 UART0 吗？
   回到 Vivado，检查 ZYNQ IP 是否启用了 UART0，且分配到了正确的 MIO。

2. XDC 引脚绑对了吗？
   查看原理图，确认 TX/RX 对应的 FPGA 引脚没错，电平标准一致。

3. FSBL 编译成功了吗？
   在 SDK 里查看fsbl.elf是否生成，有没有报错。

4. BOOT.BIN 包含了 fsbl.elf 吗？
   使用bootgen工具打包时，确保第一阶段是 FSBL。

5. 波特率匹配吗？
   FSBL 默认是 115200bps，终端也要设成一样。

我曾经在一个项目里折腾了半天，最后发现居然是 UART0 被误关了……重新配置一次 PS，问题秒解。

最佳实践建议：少走弯路的五个习惯

1. 版本统一
   Vivado、SDK、PetaLinux 版本一定要一致。推荐使用2020.2或2022.1，生态成熟，文档齐全。

2. 命名规范
   工程目录建议这样组织：
   project/ ├── hw_design/ # Vivado 工程 ├── sw_design/fsbl/ # FSBL 工程 ├── sw_design/u-boot/ └── images/ # 最终镜像输出

3. Tcl 脚本化
   把 Block Design 配置保存为 Tcl 脚本（右键 Block Design → Create Tcl Script）。下次一键重建，再也不用手动点几十次。

4. Git 管理关键文件
   至少要把.tcl、.xdc、.c加入 Git，方便回溯和团队协作。

5. 保留日志输出
   即使后期正式发布要去掉调试信息，前期务必保留fsbl_printf，它是你唯一的“眼睛”。

写在最后：这才是真正的“全栈”起点

很多人觉得嵌入式开发就是写 C 代码、改设备树、编译内核。但在 Zynq 这样的异构平台上，真正的起点其实是你在 Vivado 里的每一个点击和每一行约束。

当你理解了 PS 怎么配置、HDF 怎么生成、FSBL 怎么衔接，你就不再只是一个“软件开发者”，而是掌握了软硬协同设计能力的工程师。

未来无论是做图像算法加速、实时控制，还是跑 OpenAMP 多系统通信，这个基础都能让你游刃有余。

而且随着 Xilinx 推出Vitis Unified Software Platform，你会发现 Vivado 不再只是硬件工具，它正在成为贯穿整个软件栈的中枢。现在打好基础，将来才能无缝过渡到更高级的开发范式。

所以，下次再有人问你：“Zynq 上怎么跑 Linux？”
你可以自信地说：

“先打开 Vivado，咱们从 Block Design 开始。”