深入VHDL边界扫描设计：从JTAG原理到可测试性电路实战
在现代数字系统开发中，芯片的复杂度早已突破“看得见、测得着”的传统边界。随着FPGA和SoC集成规模迈入千万门级，PCB上数百个引脚之间的互联可靠性成为量产前必须攻克的难关。你是否曾遇到过这样的场景：板子焊接完成，通电却无响应，示波器探头无从下手——内部信号不可观，引脚状态不可控？
这时，IEEE 1149.1标准所定义的JTAG边界扫描技术，就成了工程师手中的“内窥镜”。而用VHDL来实现这套机制，不仅能将测试逻辑无缝嵌入RTL设计，更能在仿真阶段就验证其有效性。
本文不讲空泛理论，而是带你一步步拆解如何用VHDL构建完整的边界扫描架构，涵盖TAP控制器、指令寄存器、边界扫描单元的核心建模方法，并结合实际应用场景，揭示那些数据手册不会告诉你的工程细节。
JTAG不是调试接口，它是一套片上测试系统
很多人误以为JTAG只是用来烧写FPGA或连接GDB调试器的物理接口。其实不然。真正强大的是隐藏在其背后的IEEE 1149.1 边界扫描架构—— 它本质上是一个内置于芯片中的串行测试总线系统。
它的核心思想非常巧妙：
在每个I/O引脚旁边放置一个微型“开关单元”（即边界扫描单元），这些单元首尾相连形成一条可编程的移位链。通过四个基本引脚（TCK、TMS、TDI、TDO），我们可以像操作移位寄存器一样，远程控制每一个引脚输出什么值，或者读取当前输入的是高是低。
这意味着：
- 不需要飞线、不需要探针，就能检测PCB是否存在开路/短路；
- 可以在不通电核心逻辑的情况下，强制驱动某个引脚为高；
- 支持对多个串联器件进行统一测试管理。
但这一切的前提是：你在设计之初就必须把这套结构写进去。等到流片完成再想加？不可能。
TAP控制器：边界扫描的“大脑”是如何工作的
如果说整个边界扫描系统是一支军队，那TAP（Test Access Port）控制器就是指挥官。它是一个严格按照IEEE 1149.1规范运行的16状态有限状态机（FSM），所有操作都由两个信号决定：时钟TCK和模式选择TMS。
状态转移的关键路径
TAP的状态图看似复杂，实则有规律可循。你可以把它看作一棵二叉树：
TEST_LOGIC_RESET | RUN_TEST_IDLE / \ SELECT_DR_SCAN SELECT_IR_SCAN | | CAPTURE_DR CAPTURE_IR | | SHIFT_DR SHIFT_IR | | ... (exit/update) ... (exit/update)每一次状态跳转都在TCK的上升沿发生，TMS的值决定了往左还是往右走。例如：
- 当前处于RUN_TEST_IDLE，若TMS=‘1’ → 进入SELECT_DR_SCAN
- 若TMS=‘0’ → 进入CAPTURE_DR
这个过程完全同步于TCK，且支持异步复位（通常通过TRST_N信号实现）。一旦复位，立即回到TEST_LOGIC_RESET状态。
用VHDL写出可靠的TAP控制器
下面这段代码虽然简洁，却是整个系统稳定运行的基础：
library ieee; use ieee.std_logic_1164.all; entity tap_controller is port ( tck : in std_logic; tms : in std_logic; trst_n : in std_logic; curr_state: out std_logic_vector(3 downto 0) ); end entity; architecture behavioral of tap_controller is type state_type is ( TEST_LOGIC_RESET, RUN_TEST_IDLE, SELECT_DR_SCAN, CAPTURE_DR, SHIFT_DR, EXIT1_DR, PAUSE_DR, EXIT2_DR, UPDATE_DR, SELECT_IR_SCAN, CAPTURE_IR, SHIFT_IR, EXIT1_IR, PAUSE_IR, EXIT2_IR, UPDATE_IR ); signal present_state : state_type := TEST_LOGIC_RESET; begin process(tck, trst_n) begin if trst_n = '0' then present_state <= TEST_LOGIC_RESET; elsif rising_edge(tck) then case present_state is when TEST_LOGIC_RESET => if tms = '0' then present_state <= RUN_TEST_IDLE; end if; when RUN_TEST_IDLE => if tms = '1' then present_state <= SELECT_DR_SCAN; end if; when SELECT_DR_SCAN => if tms = '0' then present_state <= CAPTURE_DR; else present_state <= SELECT_IR_SCAN; end if; when CAPTURE_DR => if tms = '0' then present_state <= SHIFT_DR; else present_state <= EXIT1_DR; end if; -- 其他状态依此类推... when others => null; end case; end if; end process; -- 调试输出状态编码 current_state <= "0000" when present_state = TEST_LOGIC_RESET else "0001" when present_state = RUN_TEST_IDLE else "0010"; end architecture;工程实践中的三个关键点
枚举类型优于状态编码直接操作
使用type state_type is (...)可以让综合工具自动分配最优状态编码（如one-hot），避免手动赋值出错，也提升可读性。禁止组合逻辑反馈环
曾有项目因在case语句外添加额外判断导致毛刺传播，引发非法状态跳转。记住：所有状态更新只能发生在时钟边沿。务必保留current_state输出用于仿真验证
在ModelSim中你可以直观看到状态迁移轨迹，快速定位是否符合标准图谱。
指令寄存器：让测试“命令”流动起来
TAP控制器决定“什么时候做什么”，而指令寄存器（IR）决定具体“做什么”。
当你想执行“外部连通性测试”时，就需要向IR写入EXTEST指令；如果只想绕过某芯片，则使用BYPASS。每条指令长度一般为8~10位，取决于设备支持的功能数量。
IR的工作流程
- 在
SHIFT_IR状态下，TDI上的比特逐位移入IR； - 在
UPDATE_IR状态到来时，新指令被锁存并生效； - 默认值通常是全‘1’，对应
BYPASS指令，确保未配置时不干扰链路。
参数化设计提升复用性
以下是一个通用的IR模块实现：
entity instruction_register is generic(IR_LENGTH : integer := 8); port( clk : in std_logic; reset : in std_logic; shift_en : in std_logic; update_ir : in std_logic; tdi : in std_logic; tdo : out std_logic; ir_out : out std_logic_vector(IR_LENGTH-1 downto 0) ); end entity; architecture rtl of instruction_register is signal reg : std_logic_vector(IR_LENGTH-1 downto 0) := (others => '1'); signal sh_reg : std_logic_vector(IR_LENGTH-1 downto 0); begin -- 更新锁存 process(clk, reset) begin if reset = '1' then reg <= (others => '1'); elsif rising_edge(clk) then if update_ir = '1' then reg <= sh_reg; end if; end if; end process; -- 移位操作 shift_proc: process(clk) begin if rising_edge(clk) then if shift_en = '1' then sh_reg <= tdi & sh_reg(IR_LENGTH-1 downto 1); end if; end if; end process; tdo <= sh_reg(0); ir_out <= reg; end architecture;小技巧：使用
generic(IR_LENGTH)让你的设计适配不同芯片。Xilinx Spartan系列常用8位，而高端器件可能达10位以上。
边界扫描单元（BSC）：真正的“测试触手”
如果说IR是指令中枢，那么边界扫描单元（BSC）就是执行终端。每一个I/O引脚都需要一个BSC，它们串联成DR链，在EXTEST模式下实现对外部走线的全面掌控。
BSC的基本功能需求
| 功能 | 实现方式 |
|---|---|
| 输出强制驱动 | 用测试数据覆盖原core_output |
| 输入采样观察 | 捕获pad_input并移出 |
| 隔离正常功能 | 在测试模式下禁用core驱动 |
双触发器结构解析
典型的BSC包含两个D触发器：
-Shift Register Stage：用于串行移位，暂存待输出或已采集的数据；
-Update Latch Stage：保存最终要作用于引脚的值。
两者协同工作，保证在移位过程中不影响输出稳定性。
完整BSC模型（含方向控制）
entity boundary_scan_cell is port( shift_dr : in std_logic; clock_dr : in std_logic; mode : in std_logic; -- '0': capture, '1': update data_in : in std_logic; core_output : in std_logic; pad_input : in std_logic; output_en : in std_logic; -- 来自OE控制 test_enable : in std_logic; -- 全局使能 td_out : out std_logic; final_out : out std_logic; scan_out : out std_logic ); end entity; architecture rtl of boundary_scan_cell is signal cap_reg, upd_reg : std_logic; begin -- 捕获阶段：根据模式选择源 process(clock_dr) begin if rising_edge(clock_dr) then if shift_dr = '1' then cap_reg <= pad_input; -- 采样外部输入 end if; end if; end process; -- 更新阶段：写入输出锁存器 process(clock_dr) begin if rising_edge(clock_dr) then if mode = '1' then upd_reg <= data_in; end if; end if; end process; td_out <= cap_reg; scan_out <= upd_reg; -- 最终输出多路选择 final_out <= upd_reg when test_enable = '1' and output_en = '1' else core_output when test_enable = '0' else 'Z'; -- 高阻态保护 end architecture;注意：
final_out的三态控制至关重要。测试期间若未正确置为高阻，可能导致驱动冲突！
如何在FPGA系统中部署JTAG链？
典型的嵌入式系统往往包含多个JTAG兼容器件。正确的连接方式是“菊花链（daisy-chain）”：
Host PC ↓ [JTAG Adapter] ↓ TCK ─┬──→ FPGA ───→ ASIC ───→ Memory TMS ─┘ ↑ ↑ TDI ──────────────────┘ │ TDO ←──────────────────────────┘所有器件共享TCK、TMS、TRST，而TDI只接第一个，TDO依次串联回主机。
多芯片测试流程示例（PCB连通性检查）
- 发送
TEST_LOGIC_RESET重置所有设备； - 向FPGA写入
EXTEST指令； - 向ASIC写入
SAMPLE指令； - 配置FPGA某一引脚输出强驱高（通过BSC设置）；
- 在ASIC端采集该引脚电平；
- 移出结果并与预期比对。
若结果不符，说明可能存在：
- 走线断裂（开路）
- 与其他网络粘连（短路）
- 焊接虚焊
整个过程无需CPU参与，纯硬件完成，速度快、重复性好，非常适合自动化产线测试。
设计避坑指南：老工程师才懂的经验
1. 别让综合工具“优化掉”你的测试逻辑
默认情况下，综合器会认为未连接的逻辑是冗余的。务必添加保留属性：
attribute keep : string; attribute keep of tap_controller : label is "true"; attribute keep of bsc_array : signal is "true";Xilinx推荐使用(* KEEP *)"signal_name"；Intel平台可用keep="true"约束。
2. BSC阵列建议用generate批量生成
假设你有64个可测试引脚：
bsc_gen: for i in 0 to 63 generate u_bsc: entity work.boundary_scan_cell port map( shift_dr => shift_dr_sig, clock_dr => tck, mode => update_mode, data_in => bsc_in(i), core_output => core_out(i), pad_input => pad_in(i), output_en => oe_from_core(i), test_enable => test_mode, td_out => bsc_out(i), final_out => final_pad_out(i), scan_out => scan_obs(i) ); end generate;这样既清晰又易于维护。
3. 给每个指令加上注释说明用途
constant EXTEST : std_logic_vector(7 downto 0) := "00000000"; constant SAMPLE_PRELOAD : std_logic_vector(7 downto 0) := "00000001"; constant BYPASS : std_logic_vector(7 downto 0) := "11111111"; -- 注释：IDCODE需配合专用寄存器使用，用于识别器件型号4. 产品模式下记得关闭JTAG访问
出于安全考虑，发布版本应通过熔丝位或配置锁关闭JTAG接口，防止被逆向分析或恶意篡改。
写在最后：DFT不是附加项，而是设计的一部分
掌握基于VHDL的边界扫描设计，意味着你不再只是“写出功能”，而是开始思考：“别人怎么测试我写的这块逻辑？”
这正是高级数字设计师与初级工程师的本质区别。
当你能在RTL阶段就规划好可观测性与可控性路径，你就已经走在了通往SoC架构师的路上。
下次画原理图时，请别忘了在角落留一个2x5的JTAG插座——那是留给未来的自己的一扇门。
如果你正在做FPGA项目，不妨试试今天就在顶层模块里加入一个最简TAP控制器。哪怕暂时不用，也为将来留出可能性。毕竟，最好的修复时机，永远是在问题出现之前。
欢迎在评论区分享你的JTAG实战经验：你是如何发现并定位第一个PCB短路故障的？
