Altium Designer铺铜避让规则配置完整指南

Altium Designer铺铜避让规则实战全解析：从原理到工程落地

在高速高密度PCB设计中，铺铜不是“画个铜皮”那么简单。你有没有遇到过这样的情况？——明明走线都通了，DRC也过了，结果样板回来却发现某个GND焊盘虚焊；或者ADC采样噪声大得离谱，排查半天才发现是数字地和模拟地的铺铜“偷偷连在一起”；更惨的是高压区域爬电击穿，烧板子不说，还可能引发安全问题。

这些问题背后，往往都藏着一个被忽视的关键环节：铺铜避让规则配置不当。

今天我们就以Altium Designer为平台，深入拆解铺铜如何智能避让、热风焊盘怎么设置才可靠、不同网络之间该留多大间距等核心问题。不讲空话套话，只讲你在实际项目里真正用得上的硬核知识。

一、为什么你的铺铜总是“出事”？

先来看几个真实场景：

• 案例1：某工业控制板，主控芯片底部大面积GND铺铜，回流焊后发现中心散热焊盘没上锡。
• 案例2：电源模块附近+12V走线与GND铺铜仅隔0.15mm，批量生产时出现局部短路。
• 案例3：射频前端的地铜像蜘蛛网一样断裂，信号反射严重，EMI测试直接fail。

这些都不是偶然，而是典型的铺铜管理失控。

Altium Designer里的铺铜（Polygon Pour）本质上是一个动态电气对象，它会根据你设定的规则自动填充、连接、避让。如果你不去主动定义这些规则，软件就会用默认值“帮你做决定”——而这个决定，很可能就是错的。

所以，真正的高手不是靠经验去“修bug”，而是从一开始就把规则设好，让系统自动规避风险。

二、铺铜的本质：不只是“盖层铜”

很多人把铺铜当成手工画铜皮的替代品，这是误解。真正的铺铜有三大特性：

✅ 它是带电气属性的对象

当你创建一个连接到GND网络的铺铜时，它就不再是普通图形，而是具备网络识别能力的导体。它可以自动识别哪些焊盘属于GND，并选择是否连接。

✅ 它能动态响应布线变化

改了一根线？移动了一个过孔？只要执行“Repour”，铺铜就会重新计算形状，避开新障碍物。这种自动化能力远超手工绘制。

✅ 它受规则引擎驱动

最关键的一点：铺铜的行为完全由Design Rules控制。包括：
- 和谁保持距离（Clearance）
- 怎么连接焊盘（Thermal Relief / Direct Connect）
- 在哪些区域允许存在

换句话说：你不配规则，等于放弃控制权。

三、避让规则怎么设？别再盲目抄8mil了！

打开AD的Rules编辑器，找到Electrical → Clearance，你会看到一堆条件组合。很多人直接在这里设个“最小间距=0.2mm”就完事了，但这远远不够。

⚠️ 真实世界没有“全局统一间距”

考虑以下几种情况：
| 对象对 | 推荐间距 | 原因 |
|--------|----------|------|
| 数字信号 vs GND铺铜 | ≥0.2mm（8mil） | 普通工艺安全裕量 |
| 高压AC端子 vs 任何铜皮 | ≥4mm（IPC-2221A） | 防止爬电击穿 |
| 射频走线下方 | 不允许任何非参考平面铜 | 保证阻抗连续性 |
| BGA内部细间距走线 | ≥0.1mm（4mil）但需确认制程能力 | 密度优先 |

这意味着你需要分层分级设置规则，而不是一刀切。

🔧 实战配置建议

步骤1：建立基本全局规则

Rule Name: Default_Clearance Scope1: All Scope2: All Minimum Clearance: 0.2mm Layer Scope: MultiLayer Priority: 5

这作为兜底规则，确保所有对象之间至少有基本绝缘距离。

步骤2：添加高压隔离例外

Rule Name: HV_Isolation Scope1: InNetClass('HighVoltage') Scope2: Not(InNetClass('HighVoltage')) Minimum Clearance: 4mm Layer Scope: All Layers Priority: 1 ← 最高优先级！

注：提前将AC_IN、HV_DC等网络归入”HighVoltage”类

这条规则会覆盖默认规则，在高压与其他电路间强制拉开足够距离。

步骤3：精细化控制铺铜行为

Rule Name: Poly_to_Track_Clearance Scope1: InPolygons Scope2: IsTrack && Not(OnPowerPlane) Minimum Clearance: 0.15mm Layer Scope: Top, Bottom Priority: 3

这样可以让铺铜对普通走线更“宽容”，节省空间，同时仍受控。

四、热风焊盘：救活虚焊的“生命线”

你有没有试过用手焊铁给QFN封装底部散热焊盘加热，却发现怎么都上不了锡？原因很简单：那块焊盘连着整片地铜，热量瞬间被吸走。

这就是为什么我们必须使用热风焊盘（Thermal Relief）。

🔄 热风焊盘工作原理图解

想象一下：你要把一个小岛（焊盘）和大陆（铺铜）连起来。如果直接建一座大桥（Solid Connect），敌人（烙铁热量）很容易攻陷；但如果只修四条窄桥（Spokes），既能通行又难突破。

Altium Designer中的热风焊盘正是如此设计。

⚙️ 关键参数设置指南

💡 特殊情况处理：
- 功率MOSFET：可设为Direct Connect+ 局部加厚铜箔
- 敏感AGND：保持Thermal Relief，避免热扰动

✅ 如何检查是否生效？

方法一：双击焊盘 → 查看Properties → 观察是否有“Thermal”图标
方法二：切换至底层单层显示 → 放大焊盘 → 是否呈现“十字花”结构
方法三：运行DRC → 检查是否有“Starved Thermal”警告（铜桥太窄或断裂）

五、典型坑点与破解秘籍

❌ 坑点1：孤岛铜（Floating Copper）

现象：某些小块铜皮看似连接上了，但实际上没有网络归属，成了“浮空岛”。

危害：可能成为天线发射干扰，或积累静电放电损坏器件。

✅ 解法：
- 设置最小铜皮面积阈值：Tools → Polygon Pours → Polygon Manager → 设置“Minimum Primitive Size” ≥ 1mm²
- 启用DRC检查：“Remove Zero Area Polygons”
- 手动删除无法连接的小铜皮

❌ 坑点2：地平面割裂导致回流路径中断

高速信号要求完整的参考平面。若你在其下方随意铺铜切割，等于逼它走“山路十八弯”。

✅ 解法：
- 对关键高速线（如USB差分对、DDR数据线）下方锁定为完整参考平面
- 使用Split Plane而非Polygon Pour进行电源分割
- 若必须用铺铜，确保绕行路径连续且阻抗可控

❌ 坑点3：模拟地与数字地混接

常见于ADC、音频放大器等混合信号电路。

❌ 错误做法：共用地铜，仅靠layout物理分离
✅ 正确做法：
1. 分别命名AGND和DGND
2. 创建两个独立的Polygon，分别连接对应网络
3. 在电源入口处单点连接（star grounding）
4. 中间留出≥1mm的沟槽（Keep-Out Layer辅助）

六、高级技巧：让铺铜真正“智能化”

技巧1：按区域定制铺铜策略

对于复杂板型（如主板+子板一体化），可以划分多个Polygon：

• 主控区：实心铜 + 热风焊盘
• RF区：网格铜（Grid Pattern），降低寄生电容
• 高压区：禁止铺铜，仅保留必要走线

每个Polygon可独立设置网络、连接方式、优先级。

技巧2：利用3D视图验证安全性

AD自带3D引擎，千万别浪费！

操作路径：View → Switch to 3D
重点检查：
- 高压节点与铜皮的实际空间距离（尤其顶层与内层之间）
- 散热焊盘与外壳间隙
- 连接器引脚间是否存在潜在爬电路径

技巧3：模板化规则复用

做完一个成功项目后，记得导出规则模板：

路径：Design → Rules → Export Rules…
保存为.rul文件，下次新建项目直接导入，省时又防错。

特别适合团队协作和产品系列化开发。

七、最后叮嘱：别让细节毁掉整体

铺铜看着不起眼，但它影响的是整个系统的根基：

• 地平面完整性 → 决定信号质量
• 铜皮分布均匀性 → 影响散热效率
• 电气间隙合规性 → 关乎产品安规认证
• 焊接可靠性 → 直接关系量产良率

与其等到打样失败再去返工，不如一开始就用好Altium Designer的规则系统，把每一块铜的去向都安排得明明白白。

记住一句话：好的PCB设计，不是“修出来的”，是“规划出来的”。

如果你正在做一个涉及高速信号、混合电源或工业级可靠性的项目，不妨现在就打开AD，去Rules里看看你的铺铜到底听谁的命令。

欢迎在评论区分享你踩过的铺铜“坑”，我们一起排雷。