Xilinx 7 系列 CameraLink 收发器 IP 深度解析

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来源：网络素材

1. 概述

本 IP 为 Xilinx 7 系列 FPGA 提供了一套完整的CameraLink Base（单链路）7:1 串行收发方案，采用SDR（Single Data Rate）模式，单数据通道最高700 Mbps（对应像素时钟 100 MHz，7 倍串行化）。
IP 由接收器（Receiver）与发送器（Transmitter）两部分组成，均通过 Vivado IP Integrator 封装，提供 Tcl 图形界面，参数化生成 Verilog 代码。核心特性如下：

• 纯 FPGA 逻辑实现，无需外接编解码芯片（如 DS90CR285/286），节省 BOM

• 支持 1～8 条数据通道（D=1~8）与 1～8 条链路（N=1~8），最大 64 位并行数据

• 片内 MMCM/PLL 完成时钟合成与相位对齐，自动 bitslip 与逐 bit 延迟校准

• 提供eye-monitor实时眼图观测接口，方便调试

• 参考时钟范围 20 MHz~100 MHz，兼容常见像素时钟

• 全差分 LVDS 信号，支持内部 100 Ω 终端，符合 CameraLink 物理层规范

2. 整体架构

+-------------+ Pixel Clk 100 MHz || 7×Clk 700 MHz -----------------> | TX MMCM/PLL |-----------------> OSERDES (pixel_clk) || (txclk) +-------------+ | +-------------+ | 7:1 OSERDES|---- LVDS Diff Pair ----+ +-------------+ | | TXDATA(28-bit) --> 并行-串行转换 --> dataout_p/n | clk_pattern(7-bit) --> 时钟通道 --> clkout_p/n || +-------------+ || 1:7 ISERDES|<--- LVDS Diff Pair ----+ +-------------+ | +-------------+ RXCLK_DIV 100 MHz | RX MMCM/PLL |<--- 7×Clk 700 MHz <-----------------||<--- (rxclk) +-------------+ | +-------------+ |bitslip/IDELAY |<--- 200 MHz IDELAYCTRL +-------------+ | +-------------+ |eye-monitor/ | |phase-detector | +-------------+ | RXDATA(28-bit) --> 用户逻辑

3. 发送器（Transmitter）详解

3.1 时钟生成

clock_generator_pll_7_to_1_diff_sdr.v

• 根据参数USE_PLL选择 MMCME2_ADV 或 PLLE2_ADV

• 输入单端clkin（像素时钟），输出两路：

• • pixel_clk

    ：与输入同频，用于加载并行数据

  • txclk

    ：7 倍频，直接驱动 OSERDES

• 支持MMCM_MODE参数（1/2）扩展 VCO 范围，保证 600 MHz~1.6 GHz 有效区间

3.2 并行-串行转换

serdes_7_to_1_diff_sdr.v

• 每个数据通道实例化 1 个OSERDESE2，7:1 SDR 模式

• 时钟通道额外实例化 1 个 OSERDES，发送固定clk_pattern（默认 7’b1100011，产生 4 高 3 低占空比）

• 支持TX_SWAP_MASK位级反转，方便 PCB 差分线序调换

• 所有 OSERDES 共用txclk，保证通道间 skew < 50 ps（同 BUFIO/BUFG 树）

3.3 数据重排

• 参数DATA_FORMAT决定加载顺序：

• • PER_CLOCK

    （默认）：同一时钟沿的 bit0~bit6 对应串行先发

  • PER_CHANL

    ：跨通道交错，用于多链路同步

• 用户只需在pixel_clk域提供txdata[(D×N×7)-1:0]，IP 内部完成映射

3.4 时序举例（D=4, N=1）

4. 接收器（Receiver）详解

4.1 时钟与数据恢复

serdes_1_to_7_mmcm_idelay_sdr.v

• 输入 LVDS 时钟clkin_p/n经IBUFGDS_DIFF_OUT→IDELAYE2→ISERDESE2

• MMCM 生成两路：

• • rxclk

    ：7 倍频，供 ISERDES 采样

  • rxclk_div

    ：像素时钟，供用户逻辑

• 自动bitslip状态机：检测 7 位时钟模式 7’b1100011，滑动 0~6 位直至对齐

• 当rx_mmcm_lckdpsbs拉高，表示“MMCM 锁定 + bitslip 完成”，可安全收数

4.2 逐 bit 延迟校准

delay_controller_wrap.v

• 每个数据 bit 独立实例化，采用Master/Slave双 ISERDES 结构

• 主 ISERDES 延迟固定，从 ISERDES 延迟可动态调整

• 相位检测器（Phase Detector）比较主从采样值：

• • 若主从一致 → 延迟合适

  • 若主早从晚 → 增加延迟

  • 若主晚从早 → 减少延迟

• 内部 6 位计数器pdcount滤波，防止抖动

• 支持eye-monitor模式：从延迟扫描 0~bt_val，记录主从一致区间，上报eye_info[31:0]（1 hot 表示有效延迟 tap）

4.3 数据重排与输出

• 经 bitslip 与 IDELAY 校正后，7 位并行数据按DATA_FORMAT重组

• 最终输出rxdata[(D×N×7)-1:0]与rxclk_div同步，可直接写入 FIFO 或进入图像处理管线

5. 参数化与 Tcl 界面

Tcl 脚本（xgui/*.tcl）自动根据用户选择更新 Verilog 顶层参数，并生成 XCI 文件，支持 Vivado Block Design 拖拽。

6. 性能与资源

时序收敛要点

• 输入时钟 jitter < 50 ps RMS，确保 MMCM 锁定余量

• IDELAYCTRL 参考时钟 200 MHz ±10 ppm，必须来自专用 MRCC 引脚

• LVDS 差分对 P/N 长度差 < 5 mil，阻抗 100 Ω ±10 %

• 若使用 BUFIO，必须将像素时钟域信号经过FIFO/CDC再跨时钟

7. 典型使用流程

1. IP 集成

• Vivado → IP Catalog → CameraLink Receiver / Transmitter → 设置 D/N/时钟参数 → Generate

• 引脚约束

  set_property IOSTANDARD LVDS_25 [get_ports {datain_p[*]}]set_property DIFF_TERM TRUE [get_ports {datain_p[*]}]set_property PACKAGE_PIN xxx [get_ports {datain_p[*]}]

• 仿真

• • 提供 txdata 伪随机码 → 观察 rxdata 是否一致 → 检查 bitslip/locked 信号

• 板级调试

• • 调用VIO实时读取eye_info，调整 PCB 补偿或 IDELAY 初始值

  • 使用Integrated Logic Analyzer抓取 rxclk_div 域数据，验证行/场同步

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  8. 扩展与定制

  • 多链路同步

    ：将所有链路的rx_mmcm_lckdpsbs做“与”运算后，统一释放用户逻辑复位

  • 更高速度

    ：升级至 Kintex Ultrascale，使用OSERDES3/ISERDES38:1 DDR 模式，单通道 1.6 Gbps

  • 协议层

    ：在 rxclk_div 域添加CameraLink 解码模块（FVAL/LVAL/数据），直接输出 Bayer/RGB 流

  • 热插拔

    ：检测rx_mmcm_lckd下降沿，自动重启 bitslip 与延迟校准状态机

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  9. 总结

  本 IP 将 Xilinx 官方 XAPP585 范例系统化、参数化、图形化，覆盖时钟合成、串行转换、bitslip、延迟校准、眼图监测全流程，已在国内多家工业相机、嵌入式视觉项目量产验证。开发者无需深入理解底层原语，即可在 30 分钟内完成 CameraLink 接口搭建，把更多精力投入到图像算法与产品差异化。
  

  （全文完）

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