1. STM32F103 基础外设工程化实践总结：从寄存器映射到HAL库工程落地
在完成STM32F103系列微控制器的系统性学习后，开发者需要将零散的知识点整合为可复用、可维护、可调试的工程能力。本节内容并非教学视频的简单复述，而是基于实际项目经验，对F103平台核心外设配置逻辑、时钟树约束、中断协同机制及HAL库底层行为进行系统性梳理。所有结论均来自ST官方参考手册（RM0008）、数据手册（DS5319）及长期硬件实测验证。
1.1 时钟树配置：一切外设工作的物理基础
STM32F103的时钟架构决定了其外设能否正常工作。HSE（外部高速晶振）通常为8MHz，经PLL倍频后提供72MHz系统时钟（SYSCLK）。该频率需严格满足以下约束：
- AHB总线（HCLK）：必须 ≤ 72MHz，通常直接等于SYSCLK
- APB1总线（PCLK1）：必须 ≤ 36MHz，通过AHB预分频器（HPRE）和APB1预分频器（PPRE1）两级分频实现
- APB2总线（PCLK2）：必须 ≤ 72MHz，仅经HPRE一级分频
以USART1为例：其挂载于APB2总线，波特率发生器（BRR）寄存器计算公式为USARTDIV = (f_PCLK2) / (16 × 波特率)
若PCLK2配置为72MHz，目标波特率为115200，则：USARTDIV = 72000000 / (16 × 115200) ≈ 3
