从触发器到波形：一个工程师的同步电路建模手记
你有没有过这样的时刻——
写完一段状态机代码，综合通过、时序报告绿色，烧进FPGA却在某次特定输入序列下“卡死”；
波形里明明看到clk上升沿来了，q却没按预期更新，翻遍RTL也没发现语法错误；
同事说“加个异步复位就行”，结果仿真里复位释放瞬间输出乱跳，根本抓不到问题在哪……
这些不是玄学，是同步电路建模中被忽略的时序语义在真实世界里的回响。而真正能把它听清楚的，不是逻辑分析仪，而是你手边那套电路仿真软件——它不只画波形，它在执行你写的每一条<=背后的物理契约。
D触发器：不是元件，是时间契约的具象化
很多人把D触发器当做一个“黑盒寄存器”，但仿真器眼里，它是一段带约束条件的事件响应协议。
看这段最基础的代码：
always_ff @(posedge clk or negedge rst_n) begin if (!rst_n) q <= 1'b0; else q <= d; end表面是两行赋值，实则封装了三层时间承诺：
第一层：采样时机不可协商
@(posedge clk)不是“检测高电平”，而是声明：“仅在CLK信号穿越阈值、且满足建立时间（setup）的前提下，才允许读取此刻的d”。仿真器会严格校验：若d在clk上升沿前0.2ns才稳定，而你的setup_time=0.25ns，它就会报$setup(d, clk, 0.25)违例——这不是警告，是直接告诉你：“这个采样动作，在硅片上大概率失败”。第二层：复位优先级是硬性排序
if (!rst_n)写在else前面，不是风格偏好，是告诉仿真器：“当rst_n为低时，无论clk是否到来，都必须中断所有时钟路径，强制清零”。如果你把它写成：verilog always_ff @(posedge clk) begin if (!rst_n) q <= 0; else q <= d; end
看似等价，但仿真器会认为这是同步复位——rst_n变高那一刻，必须等待下一个clk上升沿才能退出复位。而实际芯片中，异步复位释放若不满足recovery time（比如rst_n在clk上升沿前0.3ns才拉高），寄存器就可能进入亚稳态。这种差异，只有在仿真中注入$recovery(rst_n, clk, 0.3)才能暴露。第三层：非阻塞赋值
<=是并发世界的语法糖
它不是“立刻赋值”，而是向仿真器提交一个“在当前delta cycle末尾统一生效”的事务
