AXI-Lite总线协议Verilog实现：从零搭建Master/Slave通信框架

1. AXI-Lite总线协议基础入门

第一次接触AXI总线时，看到密密麻麻的信号线确实容易让人打退堂鼓。但AXI-Lite作为AXI协议的简化版本，其实是入门总线协议的绝佳选择。我在刚开始学习时，也是从AXI-Lite入手，逐步理解了总线的核心机制。

AXI-Lite将复杂的AXI协议精简为最基础的读写功能，去掉了突发传输、缓存维护等高级特性。它包含5个独立的通信通道，可以分成两组操作：

• 写操作通道：AW（写地址）、W（写数据）、B（写响应）
• 读操作通道：AR（读地址）、R（读数据）

每个通道都采用相同的握手机制——通过VALID和READY信号进行握手。这种设计使得读写操作可以完全独立并行进行。举个例子，当Master正在写入数据时，可以同时发起新的读请求，这种并行性大大提升了总线效率。

2. 通道信号详解与实战配置

2.1 写地址通道(AW)

AW通道负责传输写操作的地址信息。关键信号包括：

• AWADDR：32位或64位地址线
• AWVALID：主设备发出的地址有效信号
• AWREADY：从设备发出的准备接收信号

在Verilog中，我们可以这样定义这些信号：

input wire [31:0] s_axi_awaddr, input wire s_axi_awvalid, output reg s_axi_awready

实际项目中，地址位宽需要根据存储空间大小调整。比如我们的FPGA设计只使用16MB内存空间，那么24位地址线就足够了。

2.2 写数据通道(W)

W通道传输实际要写入的数据：

• WDATA：32位或64位数据线
• WSTRB：字节选通信号，决定哪些字节有效
• WVALID/WREADY：握手信号

字节选通是个很实用的功能。比如我们只想修改内存中的某个字节，可以这样设置：

assign wstrb = 4'b0010; // 只修改第二个字节

2.3 写响应通道(B)

B通道是AXI-Lite特有的，每次写操作都必须有响应：

• BRESP：2位响应码（00表示成功）
• BVALID/BREADY：握手信号

这里有个设计要点：BVALID必须在写地址和写数据都完成握手后才能置位。我在早期实现时就犯过错误，导致响应信号提前发出，造成了系统不稳定。

3. 核心握手机制深度解析

3.1 握手时序的三种模式

AXI协议的精髓就在于VALID/READY握手。根据两者出现的顺序，可以分为三种情况：

1. VALID先有效，等待READY（最常见）
2. READY先有效，等待VALID
3. VALID和READY同时有效

实测发现第三种模式最容易出问题。在跨时钟域时，这种模式可能导致建立保持时间违规。我的经验是统一采用第一种模式，虽然效率稍低，但稳定性最好。

3.2 写操作完整流程

想象一个快递送货的场景：

1. 告诉快递员送货地址（AW通道）
2. 把货物交给快递员（W通道）
3. 快递员确认收货（B通道）

这三个步骤可以并行进行。比如可以先给地址再给货物，或者先给货物再给地址，只要最终两者都完成就行。但收货确认必须在最后。

对应的Verilog状态机可以这样设计：

always @(posedge clk) begin case(state) IDLE: if(start_write) state <= WR_ADDR; WR_ADDR: if(awready && awvalid) state <= WR_DATA; WR_DATA: if(wready && wvalid) state <= WR_RESP; WR_RESP: if(bready && bvalid) state <= IDLE; endcase end

4. Slave端Verilog实现详解

4.1 写操作处理逻辑

Slave端需要同时处理三个写通道。我的实现方案是：

1. 当AWVALID和WVALID都有效时，同时确认AWREADY和WREADY
2. 数据写入内部寄存器后，置位BVALID
3. 等待BREADY后完成本次传输

关键代码片段：

// 地址和数据同时准备就绪时进行握手 assign awready = !awhandshake && awvalid && wvalid; assign wready = !awhandshake && awvalid && wvalid; always @(posedge clk) begin if(awready && awvalid) begin reg_addr <= awaddr; // 锁存地址 awhandshake <= 1; end if(wready && wvalid) begin write_data(reg_addr, wdata, wstrb); // 写入数据 bvalid <= 1; // 准备发送响应 end if(bvalid && bready) bvalid <= 0; end

4.2 读操作处理逻辑

读操作相对简单，只需要AR和R两个通道：

1. 接收读地址并握手
2. 从存储读取数据
3. 发送数据并握手

一个优化技巧是预取数据。我们可以在AR握手后就立即读取数据，而不是等RREADY：

always @(posedge clk) begin if(arready && arvalid) begin rdata <= read_data(araddr); rvalid <= 1; end if(rvalid && rready) rvalid <= 0; end

5. Master端设计技巧

5.1 写操作状态机

Master需要协调三个通道的握手。我设计了一个四状态机：

1. IDLE：等待启动信号
2. SEND_ADDR：发送地址
3. SEND_DATA：发送数据
4. WAIT_RESP：等待响应

状态转移的关键在于：

always @(posedge clk) begin case(state) IDLE: if(start) state <= SEND_ADDR; SEND_ADDR: if(awready) state <= SEND_DATA; SEND_DATA: if(wready) state <= WAIT_RESP; WAIT_RESP: if(bvalid) state <= IDLE; endcase end

5.2 读操作实现

读操作状态机更简单：

1. SEND_ADDR：发送读地址
2. WAIT_DATA：等待数据返回

这里有个常见问题：RVALID可能在多个周期后才有效。好的设计应该能处理这种延迟：

always @(posedge clk) begin if(state == WAIT_DATA && rvalid) begin data_out <= rdata; state <= IDLE; end end

6. 工程实践中的常见问题

6.1 死锁场景分析

最危险的bug是死锁。比如：

• Master等待Slave的READY，但Slave在等Master的其他操作
• 两个设备互相等待对方先握手

解决方法包括：

1. 添加超时机制
2. 确保状态机总能回到空闲状态
3. 使用仿真工具检查所有可能路径

6.2 时序收敛技巧

高频设计时，握手信号可能成为关键路径。我常用的优化方法：

1. 对READY信号进行流水线寄存
2. 将地址解码与握手逻辑分开
3. 使用格雷码计数器管理内部状态

7. 仿真与验证方法

7.1 测试平台搭建

完善的测试平台应该包含：

1. Master行为模型
2. Slave行为模型
3. 随机测试生成器
4. 自动检查机制

一个简单的测试场景：

initial begin // 写入测试 master_write(32'h1000, 32'h12345678); // 读取验证 if(master_read(32'h1000) != 32'h12345678) $error("验证失败"); end

7.2 使用VIP验证

Xilinx提供的AXI Verification IP非常实用。使用步骤：

1. 例化AXI VIP模块
2. 配置为Master或Slave模式
3. 编写测试序列

VIP可以自动检查协议违规，比如：

• 不正确的握手时序
• 地址越界访问
• 响应超时